摘要：给出了应用于"Witone数字集群移动通信系统"的移动用户台发射部分的功率放大器的设计。该功率放大器基于AMS 0.35μm SiGe BiCMOS工艺,采用单端两级放大结构,工作于AB类。测试结果显示,设计的功率放大器的功率增益为22.9 dB,输入1 dB压缩点功率为-10.1dBm,对应的输出功率为11.8 dBm,饱和输出功率25.5 dBm,最大功率附加效率18.6%。

摘要：采用现场可编程门阵列 (FPGA) ,设计了一种用于SDH传输系统中数据通信通道 (DCC)数据帧汇聚与速率适配的电路 .可以将具有不同时钟的 1 2个独立DCC通道中的HDLC数据帧进行提取、缓存并复接成一个时分复用的高速数据链路 ,交给MotorolaMPC860中的多通道通信控制器进行处理 .整个设计采用一片XILINX的xc2s2 0 0pq2 0 8完成 ,使用约 1 7万等效门 ,在HDLC最大帧长为 1kB的情况下 ,允许的多通道通信控制器与DCC通道时钟之间的时钟偏差大于 1 4%。

摘要：采用CSMC0·6μmCMOS工艺设计实现了低压、低功耗的多级运算跨导放大器。本设计引入了无密勒电容的前馈补偿技术,规避了芯片集成电容以降低噪声并减小成本,获得了高达630MHz的单位增益带宽以及79度裕度的高稳定性。电路工作于2·5V±1·25V),功耗16mW,开环直流增益85dB,3dB带宽116kHz,可基本满足神经信号检测的应用要求。

摘要：通过对TSMC0.18μmCMOS工艺库模型的分析,电路仿真结果比较以及实际限幅放大器电路流片测试结果的验证比较,提出在深亚微米工艺中,大信号高速电路的设计适宜选用混合信号管进行。

摘要：介绍了一种基于0.18-μm CMOS工艺、适用于超宽带无线通信系统接收前端的低噪声放大器。在3.1～10.6GHz的频带范围内对它仿真获得如下结果:最高增益12dB;增益波动小于2dB;输入端口反射系数S11小于-10dB;输出端口反射系数S22小于-15dB;噪声系数NF小于4.6dB。采用1.5V电源供电,功耗为10.5mW。与近期公开发表的超宽带低噪声放大器仿真结果相比较,本电路结构具有工作带宽大、功耗低、输入匹配电路简单的优点。

摘要：采用0.18μm CMOS工艺设计了一款6.25 GHz锁相环倍频器,该倍频器适用于12.5 Gbit/s半速率复接的串行器/解串器(SerDes)发射系统。该锁相环倍频器不仅为SerDes发射系统提供6.25 GHz的时钟,也为系统提供1.25 GHz占空比1∶4的时钟。设计中鉴频鉴相器采用真单相时钟(TSPC)触发器,电荷泵采用电流舵结构,压控振荡器采用三级双延时环路结构,20分频器中的高速五分频采用源极耦合场效应晶体管逻辑(SCFL)触发器、低速四分频采用TSPC触发器。电路芯片面积为0.492 mm×0.668 mm。测试结果显示,锁相环的锁定范围为4.78～6.6 GHz,在1.8 V电源电压下核心电路的功耗为67.5 mW。当锁相环工作在6.25 GHz时,10 MHz频偏处相位噪声为-98.5 dBc/Hz,峰峰抖动为15 ps,均方根(RMS)抖动为3.5 ps。

摘要：一种适用于全球数字广播DRM系统移动终端的中短波宽带接收天线,能够集成于接收机机壳表面,在机壳表面的三维方向上分别设计有Hilbert分形天线、弯折线天线、多环环形天线,将三种天线在馈电端相连,向射频前端电路馈电。Hil-bert分形由于其自相似性和空间填充性,应用于天线设计能够实现多频带、低谐振频率等特性。通过计算和大量实验,研究了这种天线的尺寸缩减特性和灵敏度特性。测试结果表明:与专业公司提供的两款DRM接收机天线相比较,该中短波宽带接收天线在1～20MHz频率范围内,以缩小的尺寸获得了高的接收灵敏度。

摘要：文章介绍10Gb/s Reed-Solomon(255,239)解码器的设计与实现。在优化解码器处理流程的基础上,通过采用4路数据复用解关键方程单元的方法,降低硬件实现的复杂度,减小芯片面积。除此之外,该解码器还具有对不可纠错码块进行判断和处理的功能。该解码器已采用Synopsys EDA工具和TSMC0.18μm CMOS工艺实现了综合。结果表明,此设计完全可以实现10Gb/s RS码的解码功能,并且实现的复杂度大大降低。

摘要：采用0.18μm CMOS工艺设计实现了一个12.5 Gb/s半速率时钟数据恢复电路(CDR)以及1:2分接器,该CDR及分接器是串行器/解串器(SerDes)接收机中的关键模块,为接收机系统提供6.25GHz的时钟及经二分接后速率降半的6.25Gb/s数据.该电路包括Bang-bang型鉴频鉴相器(PFD)、四级环形压控振荡器(VCO)、V/I转换器、低通滤波器(LPF)、1:2分接器等模块,其中PFD采用一种新型半速率的数据采样时钟型结构,能提高工作速率达到12.5 Gb/s.芯片测试结果显示,在1.8V的工作电压下,VCO中心频率在6.25GHz时,调谐范围约为1GHz;输入12Gb/s、长度为231-1的伪随机数据时,得到6GHz时钟的峰峰抖动为9.12ps,均方根(RMS)抖动为1.9ps;整个系统工作性能良好,二分接器输出数据眼图清晰,电路核心模块功耗为150mW,整体芯片面积0.476×0.538mm2.

摘要：本文对调频副载波(SCA)广播接收机的单片化设计进行了探讨,提出了一种新的适合CMOS工艺的全集成SCA接收机结构。接收机采用Weaver-零中频结构实现下变频和二次解调功能,节省了片外镜像抑制滤波器,大大提高了接收机的集成度,降低了接收机的成本和功耗,显示了广阔的潜在应用前景。