摘要：采用0.18μm CMOS工艺设计实现适用于高速背板通信的2抽头模拟自适应判决反馈均衡器(DFE).采用半速率结构提高电路工作速度,降低功耗,并设计由乘法器和积分器构成的模拟最小均方(LMS)自适应电路.为了改善自适应算法的效果,对模拟LMS电路进行优化设计,使其既满足自适应算法的收敛性和稳定性要求,又能获得较小的积分误差,并且积分器能够输出稳定的偏置电压.包括整个焊盘在内的芯片面积为0.378 mm2.测试结果表明:电路自适应开启时能够对4 GHz损耗为12 dB的信道进行有效补偿,且垂直张开度和水平张开度分别达到275.5 mV和72 ps,均衡效果明显优于自适应关闭状态.当电源电压为1.8 V、工作速度为8 Gb/s时,电路的功耗为49.9 mW.所设计的模拟自适应DFE电路更适用于25 G及以上的高速通信链路系统.

摘要：采用Altera公司的StratixⅡGX FPGA,实现40Gbit/s甚短距离光传输系统发送模块,重点阐述了16∶12转换器芯片的设计.首先基于高速收发器设计高速接口:在接收端采用2种方法实现SFI-5接口的17路数据相位对齐;在发送端由片外时钟驱动发送锁相环,同时增加同步措施,以满足高速收发器时钟管理单元对跨时钟域数据传输的要求,保证收发器的稳定工作.在此基础上,设计出便于后续测试的转换芯片时钟网络.同时设计出基于SDH的帧同步电路、去斜移电路和16∶12映射模块,实现数据从SFI-5接口向VSR-5接口的转换;其中去斜移电路能够动态地去除512bits的斜移量.在SignaltapⅡ下的测试结果验证了时序的正确性,误码率也符合小于10-12的设计指标.

摘要：在基于FPGA的脉冲星消色散数字终端中,为了解决片内高速RAM资源的系统设计瓶颈,提出了一种基于IWOLA算法的多相滤波器组(PFB),并基于该算法构建了一种针对宽带实输入信号的脉冲星消色散数字终端.该数字终端通过约简多子带进行处理.理论分析结果表明,该数字终端节省了系统对高速RAM和后续信号处理单元的需求,在保证时间分辨率的前提下提高了频率分辨率.另外,该数字终端计算效率高,且克服了基于PDFT算法的系统设计缺陷.当脉冲星消色散终端中FFT模块的长度为8 192时,基于IWOLA算法的脉冲星消色散数字终端最大节省了25%的BRAM资源.仿真实验结果表明,该系统的性能满足设计要求.

摘要：采用TSMC0．181μm RFCMOS工艺设计并实现了一个应用于无线传感器网络射频前端频率综合器的低功耗、低相位噪声4．8GHz电感电容压控振荡器。此振荡器的核心电路采用电流源偏置的互补差分负阻结构，降低了电路对电源电压变化的灵敏度和功耗。电感电容谐振腔采用了降低相位噪声的设计方法。在不恶化相位噪声性能的前提下，核心电路还采用3比特的开关电容阵列提高了振荡器的频率调谐范围。测试结果表明，在电源电压为1．8V时，此振荡器的频率调谐范围可达20％，可有效克服因电源波动、工艺角偏差以及温度变化等而引起的偏差；振荡频率为4．8GHz时，频偏为3MHz处的相位噪声为-121．68dBc／Hz。芯片带焊盘面积为700μm×900μm。核心电路仅消耗1．5mA电流。

摘要：为满足治疗中枢神经损伤的植入式神经信号再生系统的低压低功耗要求，设计了该微电子系统的中间级放大和激励的核心电路——恒跨导轨到轨运算放大器。根据系统满摆幅和低功耗的特点，在电路设计中采用了工作在亚阈值区的电流开关跨导控制电路作为输入级，改进的前馈AB类放大器作为输出级。芯片采用中芯国际0．18μm 1P6MCMOS工艺设计完成。仿真和测试结果表明，芯片实现了满摆幅动态范围，跨导恒定，可用于对探测得到的微弱神经信号的放大和激励，满足神经信号再生系统的要求。此芯片电路功耗和体积都很小，满足生物体植入式器件的要求。

摘要：设计了单片集成的超高速NRZ码时钟恢复电路,该电路采用注入同步压控振荡器结合锁相环的结构,在保持普通PLL型时钟恢复电路优点的同时,加快了锁相环的响应速度,提高了系统的稳定度。利用法国OMMIC公司的0.2μmGaAsPHEMT,制造了MMIC芯片,在输入速率为8.2Gb/s、长度为223-1伪随机序列的情况下,输出时钟的均方根抖动为1.6ps。芯片面积为1.5mm×2mm。采用-5V电源供电,功耗约为600mW。

摘要：根据现代通信越来越高的传输速率和宽带要求,设计了一个可用于超宽带系统的无修正2GS/s,6 bit数模转换器.该转换器采用4+2的分段译码电流舵结构,其中高4位采用温度计码,低2位采用二进制码.在对关键单元电路进行了设计和分析之后,在中芯国际0.18μm CMOS工艺下完成电路的版图设计和流片,芯片面积为975μm×775μm.对芯片进行的键合测试表明,其微分非线性为0.11 LSB,积分非线性为0.25 LSB;当采样时钟频率为2 GHz,输入信号频率为13.3 MHz时,无杂散动态范围为52.1 dB,功耗为79 mW.

摘要：利用TSMC 0 18μmCMOS工艺设计了应用于SDH系统STM 6 4 (10Gb/s)速率级光接收机中的限幅放大器 .该放大器采用了改进的Cherry Hooper结构以获得高的增益带宽积 ,从而保证限幅放大器在 10Gb/s以及更高的速率上工作 .测试结果表明 ,此限幅放大器在 10Gb/s速率上 ,输入动态范围为 4 2dB(3 2mV～ 5 0 0mV) ,5 0Ω负载上的输出限幅在 2 5 0mV ,小信号输入时的最高工作速率为 12Gb/s.限幅放大器采用 1 8V电源供电 ,功耗 110mW .芯片的面积为0 7mm× 0 9mm .

摘要：研究了RS译码器的并行伴随式计算电路的结构优化,分别推导了并行度能整除和不能整除码长时的并行伴随式计算的表达式,并设计了相应的电路。针对并行实现会增加电路复杂度的问题,通过适当的变换,采用移位多项式基的方法,设计了低复杂度的并行伴随式计算改进电路。改进结构不仅降低了电路中有限域加法器的复杂度,并且通过将原有的多个小规模有限域乘法器简化为一个较大规模的乘法器,使得乘法器的复杂度也在很大程度上得到了降低。对并行度为8的RS(2040,2024)和RS(255,239)译码器的实验研究表明,上述的结构实现方法可比迭代匹配算法(IMA)节省约30%的资源,当并行度为64时,资源节省可达到50%。

摘要：分析了静电放电(ESD)保护对源极电感负反馈低噪声放大器(LNA)的输入阻抗匹配和噪声匹配的影响。给出了带ESD保护的低噪声放大器在功耗限定的条件下同时满足功率匹配和噪声匹配的优化方法,基于该方法,采用0.18μm RF CMOS工艺设计了应用于无线传感网(WSN)的2.4GHz低噪声放大器。测试结果表明,低噪声放大器噪声系数(NF)为1.69dB,增益为15.2 dB,输入1 dB压缩点和输入三阶截点(IIP3)分别为-8dBm和1dBm,在1.8V电源电压下消耗电流3.1mA。