摘要：无线体域网是最新出现的一种网络结构,其主要针对人体内,体外以及近人体的传感器和终端之间的信息传输。最新的IEEE 802.15.6协议便是针对此类网络专门提出的指南和规则。Ad Hoc网络虽然不是主流的无线体域网组网方式,但是因为其的便利性以及整个网络的有效不依赖于中心节点的特点,拓宽了无线体域网的使用领域。时间同步是Ad Hoc网络顺利工作的重要前提,针对Ad Hoc无线体域网,本文提出了一个时间同步协议,并在实时系统自动验证工具UPPAAL平台上实现了该协议的仿真,最后的结果证明该同步协议设计过程合理,实际运行结果有效。

摘要：随着设计越来越复杂,受约束的随机化验证方法已成为验证的主流方法。一般地,验证激励做到不违反spec描述条件下尽量随机,这样验证能跑到的空间才更充分。但是,这给功能覆盖率收敛带来极大挑战,为解决这一难题,Cadence率先推出了仿真器的机器学习功能——Xcelium Machine Learning,采用机器学习技术让功能覆盖率快速收敛,大大提高验证仿真效率。介绍了Xcelium Machine Learning的使用流程,并给出在相同模拟(simulation)验证环境下应用Machine Learning前后情况对比。最后Machine Learning在模拟(simulation)验证中的应用前景进行了展望。

摘要：本文针对5G毫米波功率放大器(Power amplifier, PA)高输出功率和高线性度的需求,对PA功率和线性度受限机理进行了深入分析。在此基础上,提出了一种采用峰化电感技术和两路合成结构提升输出功率,以及采用PMOS补偿电容、二阶谐波和低阻抗网络来改善宽带调制下线性度的PA电路。基于5G毫米波26GHz频段应用,该PA采用65nm CMOS SOI工艺进行实现。测试结果表明,该PA在26GHz,实现了20.8dBm的OP1dB和21.3dBm的Psat,峰值PAE为26.15%。在调制信号测试中,使用5G NR 400 MHz 1-CC 64-QAM和256-QAM OFDM信号,该PA支持5%和3%的均方根误差矢量幅度(EVM),和实现平均输出功率(Pavg)分别为15.5dBm和14.4dBm。

摘要：Turbo码具有卓越的纠错性能,性能接近香农限,而且编译码的复杂度不高,因而在无线通讯中有非常广泛的应用。本文介绍一种面向3GPP协议基于Max-Log-MAP算法的Turbo译码器设计方法,及其具体实施要点、测试方法和测试结果、实施效益等。

摘要：随着芯片制造工艺不断接近物理极限,使用多die堆叠的3DIC Chiplets设计已经成为延续摩尔定律的最佳途径之一。Integrity 3D-IC平台将设计规划、物理实现和系统分析统一集成于单个管理界面中,为3D设计提供了系统完善的解决方案。其中传统的die-by-die流程在3D结构建立后分别对两个die进行2D物理实现,同时工具也开发了多die协同(concurrent multidie)的物理实现流程,并行式进行多颗die的布局布线。此工作在实际项目中,使用Cadence Integrity 3D-IC工具,针对性地建立concurrent multidie的流程,将两颗die在同一个设计中实现并行摆放、3D结构单元(Hybrid Bonding bump)的位置优化、时钟树综合和绕线。协同优化的3D物理实现方案相比于die-bydie方案在设计整体结果上有更好的表现。

摘要：随着当今电子行业的发展,对SoC芯片,尤其是数模混合芯片的要求越来越高。和传统的DEF/GDS数据交互方式相比,Mixed Signal Open Database(MSOA)RapidPDK可以帮助设计人员通过相同的PDK更好地完成数字工具Innovus和模拟工具Virtuoso之间的数据传递。首先描述了5 nm MSOA RapidPDK生成方式,其次使用生成的PDK实现5 nm IP物理实现,同时验证MSOA flow对5 nm设计在版图完成和交付方面的速率提升。

摘要：在先进工艺节点(7 nm,5 nm及以下)下,电路老化已经成为制约芯片性能和可靠性的“卡脖子”难题。老化效应将导致器件延时增大,进而产生时序违例的风险。数字电路设计工程师需要在时序分析中预判老化后的时序情况,并针对性地设置时序裕量,才能确保芯片在服役期限中可靠地运行。鉴于此,导入基于Liberate+Tempus的考虑老化效应的静态时序分析(aging-aware STA)方案。评估结果显示,该方案能在兼顾效率、准确性、多样场景老化时序分析的同时实现时序裕量释放,为达成具备更高可靠性和更佳性能的先进芯片设计提供有力依据。

摘要：在先进工艺节点下,芯片电源网络的电阻增加和高密度的晶体管同时翻转会在VDD和VSS上产生电压降(IR Drop),导致芯片产生时序问题和功能性障碍。采用基于Innovus工具的三种自动化IR Drop修复流程在PR(Placement and Route)阶段优化模块的动态IR Drop。结果表明,Pegasus PG Fix Flow和IR-Aware Placement这两种方法能分别修复设计的48%和33.8%的IR Drop违例,且不会恶化时序和DRC(Design Rule Check),而IR-Aware PG Strape Addition这种方法的优化力度相对较小,且会使DRC有较大程度的恶化。

摘要：涉及处理器设计的领域,尤其是指令编码自动生成方向的研究,利用Huffman结构实现处理器指令的自动编码,从而提高编码效率,解决指令的存储过大等问题,希望对从事处理器设计方面工作的同事有一定帮助和借鉴作用。

摘要：随着集成电路行业的快速发展,芯片设计与制造全球化进程日益深化。为了降低芯片成本,缩短上市时间,越来越多的设计公司通过与第三方合作的形式生产电路。然而,不可信的第三方可能会在芯片内部植入硬件木马,给芯片安全带来严重的威胁。设计者利用不关心位X等多种方式将后门插入到RTL代码中,攻击者不仅可以通过寻找到能影响输出端的X位,轻易地获取密钥,甚至还可以直接破坏电路原来的功能。在使用较小的代价前提下,检测芯片中是否被植入了硬件木马逐渐成为研究热点。