摘要：随着半导体工艺的进步和多核技术的发展，产生了借鉴并行计算和计算机网络设计思想的NOC概念。片上网络技术（NOC）越来越受到人们的关注，片上网络（NOC）是继SOC后全新的设计架构，为了解决SOC内部组件之间的通信问题而提出。主要讨论了NOC中的关键问题和技术，包括拓扑结构、路由器与交换协议、网络接口等，实现了片上计算单元之间的数据通讯。采用2D MESH 3×3拓扑结构实现多核架构。

摘要：随着EDA平台服务趋于网络化,如何通过对资源和流程的有效管理,为用户提供更为方便安全的远程EDA平台调用服务,已成为关键问题。在FPGA开发平台上集成了EDA工具环境,并部署SGD软件。在实现远程控制的基础上构建一个可兼容异构系统的EDA工具远程调用接口,解决了EDA工具的远程启动和图形界面传输问题,得到一种相对简单方便又有一定安全保障的远程控制模式,实现可视化的在线虚拟集成电路芯片设计。

摘要：先进相移掩模(PSM)制造是极大规模集成电路生产中的关键工艺之一,当设计尺寸(CD)为0.18μm时,就必须在掩模关键层采用OPC(光学邻近校正)和PSM(相移技术),一般二元掩模由于图形边缘散射会降低整体的对比度,无法得到所需要的图形。通过相位移掩模(PSM)技术可以显著改善图形的对比度,提高图形分辨率。相移掩模是在一般二元掩模中增加了一层相移材料,通过数据处理、电子束曝光、制作二次曝光对准用的可识别标记、二次曝光、显影、刻蚀,并对相移、缺陷等进行分析和检测,确保能达到设计要求。

摘要：军用单片集成电路的质量保证体系经历了由QPL体系向QML体系转变的过程。文章介绍了两种质量保证体系的发展过程和特点,并着重阐述了QML体系的优势以及具体实施途径。QML体系对集成电路的制造(包括从设计到最终检验)全过程中质量控制相关要求进行了详细阐述,尤其是在线工艺监控(PM)和可靠性测试结构(TCV)的关键点,旨在表明质量和可靠性可以在产品设计和加工中体现,与过去仅仅在制造流程的最后通过产品检验来剔除失效器件的做法有着本质区别,也成为当今主流方法。

摘要：传统的脉冲编码调制需要较长的码,其实现结构复杂。文中介绍了增量调制(DM)的原理,说明了它的优缺点,引入了对它改进后的调制方式——自适应增量调制(ADM)。自适应增量调制不仅集成了DM调制实现结构简单的特点,而且大大降低了DM调制中的量化噪声和斜率过载噪声,性能更为优良。根据ADM的原理,设计了采用自适应增量调制原理的语音延时电路,通过流片验证了其优异的性能,实测延时后的噪声电压为-88dBV,总谐波噪声+失真<0.5%。

摘要：功耗问题将成为系统芯片发展的一个瓶颈。影响深亚微米工艺下系统芯片的功耗因素比较多,论文从不同的层次对功耗进行分析,找到影响电路功耗的主要因素。对系统芯片而言,其电路规模比较大,工作模式复杂、工作速度较高,因此全面降低芯片功耗是设计者在规划时就必须考虑的重要因素。文中以实际设计的系统芯片为例,从系统级、电路级、逻辑级等不同层次采取降低功耗的措施,分析这些手段对降低芯片功耗的影响,测试结果表明综合采取这些措施,可以很好地降低电路的功耗。

摘要：随着系统向高速度、低功耗、低电压和多媒体、网络化、移动化的发展,系统对电路的要求越来越高,在需求牵引和技术推动的双重作用下,出现了将整个系统集成在一个微电子芯片上的系统芯片(System On A Chip,SOC)概念。采用SOC的设计方式可以使芯片面积向小尺寸、高集成度方向发展。SOC设计的系统芯片能够得以实现是以不断发展的芯片制造技术为依托的。文章介绍了基于深槽介质工艺制作高密度电容的技术,通过深槽工艺技术实现大的存储电容。该电容制作采用深槽刻蚀、ONO介质、原位掺杂多晶(ISDP)填充等工艺技术,可以增加电容密度达20倍,提高了电路集成度,其性能优良、漏电极低。

摘要：直接式数字频率合成器(Direct Digital Frequency Synthesis,简称DDS)常用于产生正余弦信号,由于其结构简单,易实现,被广泛应用于信号处理和控制系统中。设计基于DDS的基本原理,提出了一种经过算法处理的ROM数据传输方式,支持两路0相差的互补正余弦信号同时输出。并且在DDS的基础上增加了软件模式,形成双模式结构,提高了电路功能的灵活性与可靠性。在200 MHz系统时钟与4.096 MHz采样频率下,该电路可产生1 k Hz^20 k Hz可调的正余弦信号,调节步长为250 Hz,并最终在NCverilog平台上完成了仿真验证。

摘要：将高压MOSFETs器件集成到低压CMOS数字和模拟电路中的应用越来越频繁。文章参考了Parpia提出结构,将高压NMOS、PMOS器件制作在商用3.3V/5V 0.5μmN-阱CMOS工艺中,没有增加任何工艺步骤,也没有较复杂BiCMOS工艺中用到的P-阱、P+、N+埋层,使用了PT注入。通过对设计结构的PCM测试,可以得到高压大电流的NMOS管BVdssn>23V～25V,P管击穿BVdssp>19V。同时,文章也提供了高压器件的设计思路和结果描述。

摘要：通过实验对采用SOG材料的0.5μm CMOS后段平坦化工艺进行优化。采用3因素2水平的实验设计,表明IMD1-1厚度、SOG(旋涂玻璃)厚度和etchback(反腐蚀)厚度是关键因素。将β定义为平坦化程度因子,在完全平坦化的情况下β=1;如果没有平坦化效果,则β=0。进行了两次实验发现如何提高平坦化因子。实验得到IMD1-1显著影响金属间的介质间距,它和SOG厚度强烈影响平坦化因子。最后采用DOE(实验设计)的方法优化了0.5μm CMOS的平坦化工艺,平坦化因子从70%提高到85%,平坦化均匀性同时得到改善。