摘要：提出了一种基于1553B总线的收发器系统结构,设计实现了低压单电源供电的1553B总线收发器,有效降低了收发器的动态功耗。仿真及测试结果表明,该电路能在3.3 V的低电压下实现所有的收发功能,总线占空比为100%时的最大动态功耗仅为0.5 W,相比于5 V供电的1553B总线收发器,其动态功耗大约下降了1.7 W。该收发器采用0.5μm DPTM BCD (15 V)工艺流片,并已成功应用到低压的1553B总线产品中。

摘要：实现了一种应用于UART中的自适应波特率发生器的设计。设计通过使用计数器和边沿检测器对串行线路上的一个低电平周期进行精确计数,然后经过一系列比较迭代,最终得出串行线路数据波特率。利用Quartus软件工具完成电路物理设计、仿真及综合,结果表明电路能正确地探测出串行数据波特率。最后将电路实现于CycloneII系列FPGA上。运用该电路可以简化UART接收器部分设计。

摘要：研究交叉调试工具支持后续功能可扩展的方法,设计并实现了一种可重定向的交叉调试器,使调试命令的处理过程全部运行于调试主机上,并通过调试编程接口实现对不同目标对象的挂接,以实现源码级的调试。使用该方案能够快速地实现针对不同体系架构的交叉调试器,具有开发周期短、性价比高、可移植性好的特点。

摘要：基于0.5μm SOI工艺,设计了一种具有抗单粒子效应的锁相环。重点对压控振荡器进行抗辐照加固,采用电流源放大器实现。与普通结构相比,提高了锁相环在辐照环境下的稳定性。该锁相环最高输出频率达到80MHz,动态电流为12.23mA,抗单粒子效应能力大于37 MeV·cm2/mg。

摘要：设计实现了一种消息重试灵活的增强型1553B总线控制器。采用不同于传统1553B总线控制器的存储器管理结构,将操作指令以OP码的形式配置在存储器的相应地址中,从而在总线控制器发生消息重试时,使重试的消息能灵活地变动,并且能重试多次。仿真结果表明,该增强型总线控制器使得消息重试更加灵活,有效地提高了消息重试的成功率和数据传输的可靠性。该总线控制器已应用于1553B协议芯片,并经流片验证。

摘要：设计了一种用于电荷泵锁相环(CPPLL)快速锁定的动态鉴频鉴相器(PFD)。该PFD采用传统结构,利用开关延时动态D触发器预充电,复位时间内输入时钟边沿未发生丢失,有效地消除了盲区。基于TSMC 0.18μm CMOS工艺,用Cadence Spectre对其进行仿真验证。结果显示,采用新型PFD的锁相环,其锁定速度提高40.3%,频率范围达1 MHz^2 GHz。

摘要：本文介绍了VME总线接口逻辑芯片的逻辑分析和电路设计。通过这些工作,对用户利用CY7C964芯片构造通用的总线接口,或根据实际情况在CY7C964电路构成的基础上进行VME接口的简化或优化设计,以及对开发基于VME总线协议的接口芯片有所帮助。

摘要：传统LVDS驱动器由于电源不稳定、驱动器与传输线之间阻抗不匹配等不良因素的影响,输出波形会出现抖动,质量下降。在传统LVDS驱动器的基础上,设计了一种新颖的LVDS驱动电路。该电路采用预驱动技术,控制输出电压的翻转和减少总输入电容,输出波形较为平滑。采用0.18μm工艺对电路进行仿真。结果显示,电路输出波形摆幅为0.345V,输出共模电压为1.17V,总输入电容为72fF。

摘要：设计了一种输出电压为0.72 V、带曲率补偿的带隙基准电路,该电路适用于收发器等数模混合电路。基于SMIC 0.18μm CMOS工艺,对电路进行了仿真和测试。结果表明,电路工作在1.5 V电源电压下时消耗100μA的电流,在1.3-1.8 V电压下以及-40℃-125℃温度范围内,可获得1.12×10-5V/℃的温度系数,电源抑制比为84 dB。

摘要：根据PCI Express 2.0协议,介绍了PCI Express总线的基本概念,并着重对物理层的基本功能以及内部构成进行了详细说明。在此基础上,采用自顶向下的设计方法,完成了物理层中关键的MAC子层部分的电路设计。另外还搭建了一套验证平台,可自动生成数据包并进行比对,完成了模块的功能验证。最后使用FPGA进行验证,PCIe接口可以正常工作,设计达到了预期的目标。目前用户时钟已稳定工作在250 MHz,可以满足大部分系统数据处理的需求。