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检索条件"机构=中国电子集团第58研究所"

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基于改进4-2压缩结构的32位浮点乘法器设计: 收藏
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引用; 《微计算机信息》2007年第3X期23卷 224-225,199页; 作者：邵磊李昆张树丹于宗光徐睿江南大学信息工程学院江苏无锡214036 中国电子集团第58研究所江苏无锡214035; 本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结...; 本文介绍一种用于高性能DSP的32位浮点乘法器设计,通过采用改进Booth编码的树状4-2压缩器结构,提高了速度,降低了功耗,该乘法器结构规则且适合于VLSI实现,单个周期内完成一次24位整数乘或者32位浮点乘。整个设计采用Verilog HDL语言结构级描述,用0.25um单元库进行逻辑综合.完成一次乘法运算时间为24.30ns.; 来源：详细信息评论

基于EEPROM单元的阵列式灵敏放大器的设计: 收藏
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引用; 《微计算机信息》2007年第3Z期23卷 282-283,306页; 作者：王春早潘培勇薛忠杰江南大学信息工程学院江苏无锡214036 中国电子集团第58研究所江苏无锡214035; 本文通过使用already-on(native)元件所提出的阵列式灵敏放大器的改进结构,虽然该结构会使版图的面积增大,芯片的成本增加;但在它处于低功耗模式时,可有效的感应位线上更小的充电电流。并且在没有其它功耗增加的基础上,性能却得到了提...; 本文通过使用already-on(native)元件所提出的阵列式灵敏放大器的改进结构,虽然该结构会使版图的面积增大,芯片的成本增加;但在它处于低功耗模式时,可有效的感应位线上更小的充电电流。并且在没有其它功耗增加的基础上,性能却得到了提高。并且它的设计简单,在具体的工艺过程中很容易实现。; 来源：详细信息评论

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