摘要：为使高性能超标量处理器能够完成多条指令并行,寄存器堆需要提供多端口的高速访问。文章介绍了一种可写穿的16端口寄存器堆存储单元设计,在1.8V0.18μmCMOS工艺下,该存储单元的10个读口和6个写口均可以独立访问。存储单元设计中考虑了紧凑性、可靠性和功耗问题,并且制定了长线规划来减少版图设计中串扰噪声对功能的影响。仿真结果表明,该存储单元可以作为一种更优的实现方法,工作在500MHz主频下的寄存器堆内。

摘要：传统的捷联惯导姿态算法以陀螺角增量输入为基础,但是有许多陀螺输出为角速率,若由角速率提取角增量则会带来很大的算法误差。为此,设计了一种仅使用角速率做输入的旋转矢量算法,并给出了圆锥误差表达式。仿真表明,算法具有较高精度,可显著减少运算量,提高系统输出响应速度。

摘要：在分析传统三电压法测量阻抗优缺点的基础上,提出了一种发射换能器阻抗测量方法,以解决海上单模激发现场检修发射相控阵一致性的难题。该方法仍利用三电压法电路结构,但修改了测量参数。首先介绍了基于系统函数的换能器阻抗测量方法的原理,然后报道了当串联电阻选取不同数值时换能器阻抗测量的结果以及它们与高精度阻抗分析仪测量结果的比较,最后进行误差分析和测量曲线的等效电路参数拟合。通过对它的性能分析可以看到,在保证采样精度条件下,选择阻值相对换能器阻抗偏小的电阻值,其测量精度完全能达到高精度阻抗分析仪的精度。最后,通过对实验测量阻抗曲线的等效电路参数的最小二乘拟合表明,其拟合电参数准确,能应用到换能器匹配网络的设计。

摘要：方位历程显示已被证明为检测信号的有效手段。数字式声呐的多波束数据与调亮显示系统之间存在着一个接口,它有可能使信号处理系统已获得的增益受到损失。选择合理的算法会使这种损失减到最小。本文提出的灰度级转换算法(GSC)是一种实时的数字运算技术。在输入信噪比较低时会使弱信号的检测能力有所改善,同时又对强信号的检测不会有严重的影响。本文提出的算法易于由硬件实现。计算机模拟实验的结果与理论一致。文中给出了硬件设计的概要说明。

摘要：突变截面驻波管属于失谐驻波管,即其高阶共振频率不是一阶共振频率的整数倍。通过对STAS的优化设计,利用STAS的失谐性质在一阶和二阶共振频率下激励分别获得了180 dB和177 dB的极高纯净驻波声场。尽管声压级已经很高,但在接下来的对一阶和二阶共振频率激励下的声波波形畸变和谐波饱和情况进行的实验研究中仍然没有观察到谐波饱和现象。与此同时,对三阶共振频率激励下的声场进行了实验研究,由于三阶共振频率激励下的大振幅非线性声场的二次谐波频率接近六阶共振频率,在声压级达到170 dB时观测到了三阶共振频率激励下的声波波形畸变和谐波饱和现象。

摘要：以Gnutella网络为测量对象,分析了Gnutella网络的基本特点和关键协议,利用Limewire的源代码设计了一个Gnutella网络内容爬虫,测量了Gnutella网络中用户的共享文件类型、共享文件数目、共享空间、文件副本、用户日均在线时长和节点应用层带宽,并对以上测量结果进行统计分析。统计分析表明文件共享数目与共享空间存在显著的相关关系,应用层带宽与日均在线时长则存在弱相关关系。此外,对Gnutella网络中的用户按照共享文件数目、共享空间、应用层带宽、日均在线时长这4个方面进行了聚类分析,分析结果表明,Gnutella网络中的平庸用户占所统计用户数的97%。

摘要：芯片级原子钟主要包括射频模块、物理封装模块以及其他的外围控制模块。射频模块的设计关系到芯片级原子钟的短期稳定度,所以射频模块在芯片级原子钟的设计时是非常重要的一部分。本文利用数字锁相环技术实现频率为4.596GHz的射频源,射频源由三部分组成,包括小数分频频率综合器、压控振荡器和环路滤波器。数字锁相环具有相位噪声低,频谱稳定度高等特点。此外,由于小数分频频率综合器是可编程的,可以通过配置N分频器与R分频器实现输出频率的快速扫描。与此同时,根据相关公式,可以计算出三阶无源环路滤波器的近似参数值,所设计的环路滤波器具有300kHz的环路带宽以及55°的相位裕度。最后,整个基于数字锁相环技术实现的射频源通过仿真、硬件实现以及测试。测试结果显示,射频源的相位噪声为-74.02dBc/Hz@300Hz,符合芯片级原子钟射频源的设计要求。

摘要：为使三维成像声纳数据采集系统的设计达到周期短、可靠性高、满足性能指标要求的目标,提出一种改进的设计方法。该方法通过分析声纳设计指标及工作时的信号、噪声过程,提出采集系统的三个主要设计参数:TVG动态范围、最高增益及最高等效输入噪声所满足的约束方程。通过求解约束方程,获得采集系统设计参数需要满足的最低要求,以此为指导设计的数据采集系统满足声呐设计要求。通过原型设计的多次湖试实验验证了该设计方法切实有效。

摘要：设计了一种基于姿态传感器网络的声呐阵形估计系统,给出了系统设计的整体方案并对系统的软硬件设计进行了论述。实验结果证明了该设计的可行性。

摘要：针对多处理器系统通信带宽的高需求,结合LocalLink协议和Batcher-Banyan交换网络,提出一种适合在FPGA中实现的动态互连网络。与传统总线互连方式相比,该系统的通信性能有了较大的提高,仅占用少量硬件资源,便于集成新的通信接口,为多处理器系统设计提供了一种高性能且灵活的互连方式。