摘要：设计二维半导体范德瓦耳斯异质结是一种实现多功能微电子器件的有效策略.本文构筑了二维钙钛矿Cs_(3)X_(2)I_(9)(X=Bi,Sb)和铟锡InSe的范德瓦耳斯异质结Cs_(3)X_(2)I_(9)/InSe.基于密度泛函理论的第一性原理方法,计算了其几何、电子结构、光学性质.研究表明,二维Cs3Bi2I9/InSe和Cs3Sb2I9/InSe异质结为II型能带排列,且带隙分别为1.61 eV和1.19 eV,可见光和紫外光范围内具有较高的吸收系数.基于形变势理论和类氢原子模型的计算,二维Cs_(3)X_(2)I_(9)/InSe异质结显示了较高的电子迁移速率和激子结合能.基于Ⅱ型排列的能带结构和肖克利-奎伊瑟极限(Shockley-Queisser limit),对比研究了光电转换效率.此外,进一步探究了双轴应变对二维异质结Cs_(3)X_(2)I_(9)/InSe光电特性的调控及其规律.上述研究为未来设计高效的二维范德瓦耳斯光电子器件提供了理论依据.

摘要：为提升SRAM型FPGA电路块存储器和配置存储器抗单粒子翻转性能,本文提出一种脉冲屏蔽SRAM单元结构。该结构通过在标准的六管单元中加入延迟结构,增大单元对单粒子事件响应时间,实现对粒子入射产生的脉冲电流屏蔽作用。以64k SRAM作为验证电路进行单粒子翻转性能对比,电路的抗单粒子翻转阈值由采用标准六管单元的抗单粒子翻转阈值大于25 Me V·cm2·mg-1提升至大于45 Me V·cm2·mg-1,加固单元面积较标准六管单元增大约21.3%。30万门级抗辐照FPGA电路通过脉冲屏蔽单元结合抗辐照SOI工艺实现,其抗辐照指标分别为:抗单粒子翻转阈值大于37.3 Me V·cm2·mg-1,抗单粒子锁定阈值大于99.8 Me V·cm2·mg-1,抗电离总剂量能力大于200 krad(Si)。

摘要：时间数字转换器(Time-to-Digital Converter,TDC)是一种将连续时间信号转换为数字信号输出的器件,是飞行时间(TOF)激光雷达中的关键部件。在利用计数器粗采样和多相位内插细采样的传统结构上,设计了一种基于相位内插的双级粗细结合型时间数字转换电路,并增加了双回波接收通路来接收多脉冲回波信号,在此基础上设计了一款17通道多路TDC系统芯片。芯片采用CMOS 0.11μm工艺设计,版图面积为0.6mm×3mm。后仿真结果显示,在1.2V电源下其功耗小于100mW,单输入精度平均值为51.7ps,动态范围为3.4μm,且线性度良好。该TDC芯片适用于飞行时间脉冲激光雷达的信号计时。

摘要：设计一种具有多种神经元响应模式、结构紧凑、低功耗的神经元电路,对大规模神经形态硬件的构建具有重要意义。分析了LIF、Izhikevich两种神经元模型的基本原理,重点介绍了数字和模拟两类神经元电路的设计方法、工作原理和优缺点。最后,讨论了神经元电路的设计趋势以及挑战。

摘要：为了降低传统沟槽MOSFET的导通电阻和栅漏电容,科研人员提出一种具有电荷平衡结构的SG-RSO MOSFET。在此基础上,利用电荷平衡理论计算出SG-RSO MOSFET结构的主要参数,并借助TCAD仿真软件对外延层厚度及其掺杂浓度、场板氧化层厚度和沟槽深度等主要参数进行合理优化设计。最终,仿真得到击穿电压为92.6 V、特征导通电阻为19.01 mΩ·mm^2、特征栅漏电容为1.45 n F·cm^(-2)的SG-RSO MOSFET。该器件性能优于传统沟槽MOSFET。

摘要：基于电荷补偿原理的超结VDMOS(Super-Junction VDMOS,SJVDMOS)器件,比传统的VDMOS具有更低的比导通电阻,更高的击穿电压.文中详细介绍了超结VDMOS元胞设计步骤,之后借助TCAD仿真对超结VDMOS的击穿电压和比导通电阻进行了深入优化,探究了电荷不平衡、漂移区厚度、衬底反向扩散以及表面结构等对击穿电压和比导通电阻的影响.对元胞结构的优化使得超结VDMOS由最初的击穿电压为587V,比导通电阻为7.27mΩ·cm2,优化到最终的击穿电压为662.5V,比导通电阻为6.85mΩ·cm2,性能得到明显改善.

摘要：全面综述鳍式场效应晶体管(FinFET)的总剂量效应,包括辐照期间外加偏置、器件的工艺参数、提高器件驱动能力的特殊工艺、源/漏掺杂类型以及不同栅介质材料和新沟道材料与FinFET总剂量效应的关系。对于小尺寸器件,绝缘体上硅(SOI)FinFET比体硅FinFET具有更强的抗总剂量能力,更适合于高性能抗辐照的集成电路设计。此外,一些新的栅介质材料和一些新的沟道材料的引入,如HfO2和Ge,可以进一步提高FinFET器件的抗总剂量能力。

摘要：分析了一款基于0.35μm PDSOI工艺的锁相环(PLL)电路的抗单粒子瞬变(SET)能力,利用相位抖动为表征参数评估SET对PLL电路的影响与产生影响的可能性.电路级仿真采用优化过的SET注入模型,提高了仿真预测的准确程度.分析了PLL电路的SET敏感节点与敏感工作状态,仿真与激光测试表明,分频器(DIV)与输出低压正发射极耦合逻辑(LVPECL)是最敏感的电路模块,其内部节点的敏感性与节点分布和电路工作状态关系密切.最恶劣情况下相位抖动可达输出周期的一半左右,分析结果有助于抗SET加固设计.

摘要：文章提出一种基于相位内插型时间数字转换器(time-to-digital converter, TDC)的补偿算法及校准电路,通过该电路能有效地解决由于亚稳态和PVT(process,voltage and temperature)因素变化引起的TDC的采样错误,并且不需要额外的计数器、锁频电路或基于统计方法学的复杂结构。基于该方法的TDC电路采用CMOS 0.110μm工艺设计实现,版图面积仅为380×140μm^(2),在1.2 V电源下功耗为4.2 mW。仿真结果表明:系统分辨率为104 ps,最大微分非线性(differential nonlinearity,DNL)和积分非线性(integral nonlinearity,INL)分别为0.3、2.5 LSB,证明依据该算法的TDC电路具有良好的时间精度和线性度。

摘要：对一种流水线型模数转换器(ADC)的时序电路进行了改进研究。改进时序延长了余量增益单元MDAC部分加减保持相位的时长,可以在不增加功耗与面积的情况下,将一种10位流水线型ADC在20 MS/s采样率下的有效位(ENOB)从9.3位提高到9.8位,量化精度提高了5%;将该ADC有效位不低于9.3位的最高采样率从21 MS/s提高到29 MS/s,转换速度提高了35%。ADC的采样频率越高,改进时序带来的效果越显著。该项技术特别适用于高速高精度流水线型ADC,也为其他结构ADC的高速高精度设计提供思路。