摘要：为解决现有识别方法在植物病害检测中遇到的密集分布、不规则形态、多尺度目标类别、纹理相似性等障碍,提出一种高性能的实时细粒度植物病害检测框架。首先,在YOLOv8主干网络和颈部设计两个新的残差块,增强特征提取和降低计算成本;其次,引入DenseNet层,并使用Hard-Swish函数作为主要激活函数,以提高模型的准确性;最后,设计PANet网络,用于保留细粒度的局部信息和改善特征融合。在不同的复杂环境下,对番茄植株的四种不同病害进行检测。试验结果表明,所提改进模型在检测准确性和速度上均优于现有模型的检测模型。当检测速度为71.23 FPS时,所提改进模型精确度为92.58%,召回率为97.59%,F_(1)分数为93.64%。为精准农业自动化提供有效的技术手段。

摘要：随着数据密集型科学和高通量应用的迅速发展,专用集成电路设计不断涌现,传输系统不再只有数据传输的需求。现有的一些直接存储器访问(Data Memory Access,DMA)设计可以支持高效的矩阵转置传输,但这些设计不能满足复杂的访存模式,也不具有灵活的可配置性,从而降低计算效率。针对这些问题设计了一种可配置的多模式传输系统Flex-DMA,该系统包含可配置的寄存器以及传输通道,拥有基础模式和单指令多数据(Single Instruction Multiple Data,SIMD)模式。因此,Flex-DMA可根据不同的数据传输需求选择不同的传输模式,灵活配置数据规模和数据格式,支持数据向量化转换、矩阵转置传输等功能。在大规模并行模拟框架中对Flex-DMA做性能评估,其结果表明,Flex-DMA在数据向量化处理中可以获得平均5.14倍的加速比。此外,与MT-DMA结构相比,Flex-DMA在矩阵转置传输中可以获得平均2.52倍性能提升。实验证明:Flex-DMA能满足复杂的访存模式和传输需求,在低传输时延下实现数据的重组和预处理。

摘要：集成电路是信息时代重要的技术基础,也是国家战略竞争力的重要标志.在全球范围内,集成电路技术正处于快速变革与创新的新时期.面向集成电路未来发展,需要针对先进器件及集成工艺、模拟与混合电路、电路设计方法、新型计算架构等方面开展前沿研究,加强规划布局,完善创新系统,推动我国集成电路产业在未来发展中占得先机.基于第347期“双清论坛(青年)”,本文总结了我国集成电路科学研究及产业发展面临的国家重大需求,研判分析了集成电路领域国内外的发展态势和关键问题,展望了该领域重大的前沿发展趋势,探讨了前沿研究方向和科学基金资助战略,以期助推我国集成电路技术高质量发展.

摘要：针对卷积神经网络在正向推理时的高计算复杂度与空间复杂度问题,提出了一种基于二值神经网络(Binary Neural Network,BNN)的过滤器剪枝算法(Binary Filter Pruning:BFP). BFP算法通过剪除L2范数较小的过滤器,构建剪枝压缩后的二值神经网络模型.进一步面向FPGA(Field Programmable Gate Array)平台,设计并实现了基于二值复值神经网络(Binary Complex Neural Network,BCNN)的ResNet-18加速计算模型.对二值复值卷积层与预处理过程中的卷积层,分别设计了数据预处理合并优化与数据重排序.实验结果显示,BFP算法在CIFAR-10数据集上的分类精度,比基于SLR(Surrogate Lagrangian Relaxation)的通道剪枝方法平均提高了1%.与CPU平台相比,设计的加速器在PYNQ-Z1平台上的计算性能提高了23倍.

摘要：目前,尽管已存在众多换脸算法,但在实际应用中仍面临着人脸部分被遮挡、高分辨率处理以及保持人物脸型等挑战,导致换脸效果不佳、分辨率不足以及换脸后与原人物差异显著等问题。本文深入研究了高逼真图像视频换脸应用的设计与实现过程,旨在解决生产过程中遇到的上述问题,从而提升人物换脸的整体效果。

摘要：为了应对磁盘和固态硬盘随机写和顺序写性能差异较大的问题,文件系统和块存储系统通常采用日志结构(log-structured)技术将随机写转换为顺序写.因此,对于日志结构存储系统数据和元数据的修改都以异地写的方式执行.在日志结构存储系统中,B+tree常被用于管理元数据,这就会导致wandering B+tree问题,即树结点异地更新会导致树结构递归更新.目前,现有工作主要通过分离树结点的逻辑索引和物理地址,并使用额外的数据结构和物理设备空间存放树结点逻辑索引和物理地址的映射,从而避免递归更新树结构.但现有方法既引入额外空间开销,又存在额外物理设备空间非顺序写的问题.提出IBT B+tree,将树结点逻辑索引和物理地址均存放在树结构中.同时,基于IBT B+tree结构引入dirty链表设计,并提出了非递归更新的IBT B+tree下刷算法.IBT B+tree既解决了wandering B+tree问题,又不引入额外的数据结构和物理设备空间,消除了固定物理设备空间的非顺序写.分别实现IBT B+tree和基于F2FS中NAT设计的B+tree,在此基础上设计实现Monty-Dev块存储系统以评价2棵B+tree.实验表明,在HDD和SSD介质上,IBT B+tree在写放大和下刷效率方面均优于NAT B+tree.

摘要：嵌入式智能计算系统因其功耗受限和多传感器实时智能处理需要,对硬件平台的智能算力能效比和智能计算业务并行度提出了严峻挑战.传统嵌入式计算系统常采用的DSP+FPGA数字信号处理架构,无法适用于多个神经网络模型加速场景.本文基于ARM+DLP+SRIO嵌入式异构智能计算架构,利用智能处理器多片多核多内存通道特性,提出了并行多流水线设计方法.该方法充分考虑智能计算业务中数据传输、拷贝、推理、结果反馈等环节时间开销,为不同的神经网络模型合理分配智能算力资源,以达到最大的端到端智能计算业务吞吐率.实验结果表明,采用并行多流水线设计方法的深度学习处理器利用率较单流水线平均提高约25.2%,较无流水线平均提高约30.7%,满足可见光、红外、SAR等多模图像实时智能处理需求,具有实际应用价值.

摘要：全景分割是图像语义分割与实例分割的融合,在自动驾驶、机器人应用等领域有重要应用价值.在当前基于深度学习的全景分割方法中,基于“查询”的方法在分割流程上统一了语义分割任务和实例分割任务,取得了当前最优全景分割效果.该类方法将自然语言处理中的注意力机制应用到了图像分割领域,然而由于输入图片数据量远大于文本句子数据量,该方法无法直接采用输入数据作为查询向量,为此构建了固定数量的静态向量作为“查询”.但是,该静态查询设计存在查询向量个数不好确定,容易出现实例表示混淆等问题.在基于静态查询的设计中,需要人为地根据经验去设定实例查询向量的个数,但是在实际情况中,输入图片中实例的个数不是固定的,在动态变化.如果把需要的查询向量个数设置的太少,少于图片中的实例数,则多的实例就无法表示.且由于每一个查询向量在解析过程中都会生成一张对应的掩码图片,多一倍的查询向量就会多一倍的资源开销,因此如果设置了太多的查询向量,在一些图片输入下就可能导致大量的资源浪费.另一方面,由于静态设置的查询向量和需要解析的输入图片不相关,在某些情况下,一个静态查询向量可能会得到多个事物的掩码,或者多个静态查询向量得到相同物体的掩码,导致查询向量在事物表示上发生混淆.为了解决该问题,我们期望查询向量是动态的,和输入图片中待查询的事物相关,且每个查询向量之间都具有一定的可区分性,为此本文提出了一种基于目标物体关键点的动态查询全景分割方法,称之为K-Query.为了让实例查询向量与图片中的实例直接关联,并在它们之间具有一定的区分距离,本方法首先将图片中的实例通过深度神经网络映射为可区分的高维嵌入编码,并保证同一个物体对应像素点的编码距离足够近,不同物体间像素点的编码距离足够远,然后基于快速“行列式”聚类方法为每一个物体都挑选一个对应的高维嵌入编码和对应的位置编码作为最终的实例查询向量.K-Query方法中的查询向量,动态地来自于输入图片中目标物体自身的高维嵌入编码,能避免静态查询面临的问题,进一步提升了全景分割性能.本文基于detectron2框架对K-Query进行了实现,并在多个数据集上进行了验证.测试结果表示,在Res50的骨干网络配置下,K-Query在Cityscapes val数据集上的全景分割结果为63.2%PQ,在COCO panoptic 2017 val数据集上的PQ值为52.9%,相比当前最优全景分割方法,它在PQ值上分别提升了1.1和1.0个点(points).

摘要：针对“人机物”三元融合的万物智能互联时代需求,中国科学院计算技术研究所的学者提出了“信息高铁”高通量低熵算力网的设计构想,在基础设施层提供低熵有序的支持,从而显著提升性能与品质.但信息高铁构想尚缺乏实验数据支撑.本文量化定义了通量、良率、CPU熵,分别用于刻画系统的性能、品质、无序程度;构建了信息高铁原型系统;并与基于Kubernetes容器编排的云计算系统进行对比.通过北京-南京的广域实验,验证了信息高铁原型系统可数量级提升良率和通量,其正则化后的CPU熵降至K8s系统的50%以下.本文通过提供实验数据分析结果,初步验证了信息高铁的低熵高通量潜力.

摘要：芯粒集成逐渐成为不同场景下敏捷定制深度学习芯片的高可扩展性的解决方案,芯片设计者可以通过集成设计、验证完成的第三方芯粒来降低芯片开发周期和成本,提高芯片设计的灵活性和芯片良率.在传统的芯片设计和商业模式中,编译器等专用软件工具链是芯片解决方案的组成部分,并在芯片性能和开发中发挥重要作用.然而,当使用第三方芯粒进行芯片敏捷定制时,第三方芯粒所提供的专用工具链无法预知整个芯片的资源,因此无法解决敏捷定制的深度学习芯片的任务部署问题,而为敏捷定制的芯片设计全新的工具链需要大量的时间成本,失去了芯片敏捷定制的优势.因此,提出一种面向深度学习集成芯片的可扩展框架(scalable framework for integrated deep learning chips)--Puzzle,它包含从处理任务输入到运行时管理芯片资源的完整流程,并自适应地生成高效的任务调度和资源分配方案,降低冗余访存和芯粒间通信开销.实验结果表明,该可扩展框架为深度学习集成芯片生成的任务部署方案可自适应于不同的工作负载和硬件资源配置,与现有方法相比平均降低27.5%的工作负载运行延迟.