摘要：随着嵌入式应用快速发展,系统芯片(SoC)设计日趋复杂.高效可靠的设计多处理器系统芯片逐渐成为一个巨大挑战.本文提出一种多处理器原型及其SoC设计方法,将多处理器及其通信统一建模于一个多层次、灵活和可配的软硬件原型中,通过分层次、从高层抽象到底层实现逐步深入的方法解决软硬件接口验证问题和完善软硬件架构.H.264解码实验证明多处理器原型功能可行性和物理可实现性.基于该原型的多层次细化方法可有效确保SoC软硬件设计的正确性,并有助于软硬件结构协同设计优化.

摘要：针对在H.264/AVC视频解码系统中子像素插值过程复杂度高的问题,提出一种子像素插值的2层流水线设计方法.第1层流水机制是当8×8分割块内部4个4×4块具有相同的运动信息时,基于4×4分割块参考像素读取和插值运算的两级流水,实现了不同4×4块插值过程的并行操作.第2层流水机制利用插值运算算法中1/2像素值之间的无依赖性以及水平和垂直插值运算过程的对称性,加速了各子像素位置处的像素插值运算过程.核心插值运算单元包括13个6阶滤波器、4个双线性插值滤波器和4个色度插值滤波器.插值运算过程的并行流水机制至少缩减了75%的插值运算时间.实验结果表明,与其他同领域工作相比,该架构设计的硬件开销较小,外部存储器访问量降低了47%,子像素插值性能提高了30%.

摘要：为了增强嵌入式 CPU处理复杂运算的能力,加入特殊指令———乘积累加指令 MAC和置换指令 ***用于提高CPU执行数字信号处理运算的效率,PERM用于增强加密、解密的运算性能.在集成电路设计过程中,运用了硬件资源共享、完全流水线、时钟控制等技术,使得整个运算单元在不增加过多芯片面积的条件下达到高性能、低功耗的设计指标.采用这种设计,在进行信息安全、多媒体处理时可以大大提高CPU的运算效率.

摘要：为了实现适用于多种架构的嵌入式处理器的在线调试器,提出分层设计的思想,利用部分硬件驱动化的方法,设计实现了一款基于CK-CPU的多架构嵌入式处理器在线调试器。该调试器能适用于内含不同调试接口电路HAD的嵌入式处理器。在需要适用于另一架构的嵌入式处理器时,硬件资源仅增加6.09K。由于采用了硬件驱动化的方法,有利于调试器的升级换代,该款在线调试器平均下载速度能到1367KB/S。

摘要：为实现高速可配RSA硬件加速器,提出了一种基于基—64蒙哥马利算法的模乘器流水线架构及其对应的可配置存储结构。通过五级流水线的并行运算和存储器的灵活配置,可以高效地实现256位到2048位的RSA运算。实验结果表明:与其他相关工作比较,提出的流水线架构能够取得较好的性能和资源消耗比,加速器在模乘器性能和数据吞吐率方面有明显提高。在73 k门硬件资源下,在1024位RSA运算情况下,实现了333 kbps的数据吞吐率。

摘要：针对网络芯片基于包的传输和串行通讯的特点,本文提出了一种新的逻辑自测试电路设计方法。在我们自行开发的PCIExpress到PCI/PCIX桥中,以较小的硬件代价,实现了数字电路部分的自测试设计,通过这种电路,可以低成本快速实现芯片的全速初测试,从而确定芯片功能是否基本正确。

摘要：介绍了一种基于JTAG的片上调试的低开销、可伸缩、支持“非侵入性”调试的硬件实现方法。该实现方法是通过在片上调试模块中引入一组映像寄存器,用于跟踪和设置CPU的状态。使用该方法避免了在CPU的关键路径上插入扫描链而限制了CPU性能提高的缺点。此外,本文还阐述了精确硬件断点的实现方法,调试模块实时监视数据地址总线和指令地址总线,当地址与预设值吻合时使CPU进入调试模式,该实现方法支持在程序全速运行时在断点处进入调试模式。本文所提出的方法已经在CK520嵌入式CPU中得到应用和证明。

摘要：精简指令集计算机架构处理器的指令长度固定,须借助常量池完成复杂指令集计算机架构处理器常见的长跳转指令功能。针对国产嵌入式CPU C-SKY的地址立即数管理问题,提出一种基于C-SKY CPU的优化方法。在编译阶段对地址立即数进行有效性验证,对符合条件的地址立即数进行拆分并提取出公共的基地址,减少内存访问指令的生成。通过对不同函数之间的地址立即数共享,进一步降低内存消耗。实验结果表明,对于驱动程序类程序,该方法能减少3.77%的生成代码。

摘要：在嵌入式系统中,Flash是经常使用的只读存储方式。针对目前Flash在线编程接口形式较多、软件通用性不强的现状,利用嵌入式调试技术实现一种通用Flash在线编程系统。通过定义特定Flash在线编程驱动程序封装不同Flash在线编程细节,并在基于Eclipse的集成开发环境下封装整个系统。系统内部复用现有的嵌入式调试软件工具,与嵌入式目标端的Flash驱动程序配合,可实现Flash在线编程的功能。在使用方面,该系统呈现给用户一个操作简单、可视化强的软件操作界面;在功能方面,通过定制Flash驱动程序,该系统对目前业内主流Flash进行在线编程,具有在线编程的通用性。

摘要：针对信息安全等级和应用场合变化时IP级复用的片上系统(SoC)集成验证效率低的问题,提出一种基于嵌入式CPU的加解密子系统。子系统包括RSA,DES,AES等多种加解密模块,通过硬件上的参数配置,构造满足不同信息安全应用和等级的子系统;采用低功耗高性能的嵌入式CPU,作为SoC中主CPU的协处理器,控制各加解密模块的工作,可减少对主CPU的访问,以降低功耗。将经过验证的加解密子系统作为整体集成到SoC中,实现子系统复用,可减少SoC设计和集成工作量,降低SoC验证难度;利用门控时钟技术,根据各加解密模块的工作状态管理时钟,从而降低加解密子系统的功耗。采用CKSoC设计集成方法,在SoC集成工具平台上可快速集成不同配置下的基于嵌入式CPU的加解密子系统。实验结果表明,构造子系统后的SoC设计和验证工作量明显减少,提高了工作效率。