摘要：针对静电放电(Electro-static Discharge,简称ESD)对芯片造成损伤的现象,研究了静电放电发生的过程及产生的原因。首先阐述了几种常见的模拟静电放电过程的模型,然后利用彩色电视机的一体式行回扫变压器作为直流高压源、串联SCR作为高压开关,设计并制作出符合IEEE Std C62,38-1994标准的ESD人体模型实验发生仪器,并对ESD人体放电模型中的body/finger模型进行了实验模拟。最后给出放电电压为4kV时测量的ESD电流脉冲波形,并与理想放电波形进行对比,其结果验证了该方案的可行性和易操作性。

摘要：为了满足静电感应晶体管(SIT)在中小功率高频领域的应用需求,基于SIT的工作原理以及中小功率高频应用对器件的性能要求,设计一款工作频率为600～800 MHz、通态电流I≈2 A、柵源击穿电压BVgso≈10 V、漏源击穿电压BVdso为100～120 V的常开型SIT。为了满足上述参数要求,设计了漂移区长度为4μm、有源区总厚度为10μm、单元周期为10μm的短漂移区SIT器件。通过数值模拟,研究了短漂移区SIT的电学特性,并与长漂移区SIT的电学特性做了比较和讨论。结果表明,短漂移区SIT具有通态电阻小、功耗小、线性度好、频率高的优点,在中小功率高频领域具有应用意义。

摘要：深入研究了静电感应晶闸管的开通时间、关断时间,它们受空穴存贮时间、栅宽、n-区的厚度、阳极电流及栅极抽出的峰值电流的影响,在工艺中需要折衷考虑。研究结果对于静电感应器件,特别是对于静电感应晶闸管的设计和制造有一定的实用价值。

摘要：基于0.18μm CMOS工艺,设计了一种3.3 V低压轨对轨(Rail-to-Rail)运算放大器。该运算放大器的输入级采用3倍电流镜控制的互补差分对结构,实现了满电源幅度的输入输出和恒输入跨导;输出级采用前馈式AB类输出控制电路,保证了轨对轨的输出摆幅以及较强的驱动能力。仿真结果表明,直流开环增益为120 dB,单位增益带宽为5.98 MHz,相位裕度为66°,功耗为0.18 mW,在整个共模范围内输入级跨导变化率为2.45%。

摘要：基于标准CMOS 0.18μm工艺,设计了一种带AGC功能的光接收机RGC输入前置放大器。该放大器采用电压并联负反馈结构;输入级采用RGC结构以拓展带宽,从而解决了宽带宽与高跨阻之间的矛盾;输出级接入单端转差分结构,使输出的信号能直接输入到后续的主放大器中;嵌入自动增益控制技术AGC,以解决输入动态范围与高跨阻、低噪声之间的矛盾。同时,选用SIMC0.18μm工艺库进行了模拟仿真。结果显示,当光接收机输入光功率为-10 dBm、电源电压为1.8 V、光检测器的寄生电容为0.5 pF时,此放大器具有良好的等效电流输入曲线和幅频特性。

摘要：提出了一种无晶振锁相环结构,可快速锁定所需频率,并对模拟和数字模块分别进行了验证。模拟模块原理与经典结构相似,数字跟踪分频器模块利用初始时PLL不精确时钟搜索系统中的信号,根据搜索到的基准时钟调整PLL的输出,只需一个主机基准信号就可精确锁定所需的时钟频率。

摘要：设计了一种用于14位80MSPS流水线型模数转换器(ADC)的跟踪/保持(T/H)电路。该电路采用全差分结构、互补双极工艺。采用钳位电路提高跟踪/保持电路的线性度,在保持电容之前增加带宽限制电阻来提高跟踪/保持电路的信噪比。在5V单电源供电情况下,基于Zarlink0.6μm互补双极工艺模型,对电路进行了仿真。仿真结果显示,在输入信号为39.9609MHz、80MHz采样频率下,无杂散动态范围(SFDR)为92.81dB、功耗32mW。

摘要：同一种主体材料MADN中混掺不同的掺杂剂,分别制备了两种白光有机发光二极管,测试并研究了它们的发光效率、寿命、发光亮度、电致发光光谱以及色平衡度。结果表明,两种白光器件的性能受发光层的顺序和厚度的影响显著。发光层顺序由阳极到阴极方向为橙/蓝的器件的稳定性要优于发光层顺序为蓝/橙的器件,这是由于橙光发光层中的rubrene对空穴的陷进作用可捕获穿越橙光发光层中的空穴,从而有效地调控了器件内部的电子、空穴浓度的平衡。通过对器件的优化,制得了色坐标为(0.320 1,0.345 9)的接近标准白光的有机电致发光器件。

摘要：提出了一种新型结构的静电感应器件,设计了一道环绕的深槽,用以切断寄生效应.静电感应器件的寄生效应会导致器件性能的劣化甚至失效,文中提出了寄生效应的模型,并用PSPICE进行了仿真模拟,数值模拟结果和实验结果一致.实验表明这种深槽结构能够有效截断寄生路径,消除寄生电流的影响,优化器件性能.同时,文章详细描述了这种器件的设计和制造工艺.

摘要：设计了一种实现DVI(digital visual interface)数字视频信号接收器的新型时钟数据恢复电路.通过在过采样电路和数字锁相环之间增加弹性缓冲电路,在实现10bit数据恢复的同时,使采样时钟频率减小为数据频率的2.5倍,DPLL同时对10bit并行的数据进行相位检测判断,提高了判断的正确率,使数据传输的误码率得到改善.采用SMIC0.18μm CMOS工艺流片,测试结果表明,输入三路并行的1.65Gbps/ch UXGA格式像素数据和传输电缆长度2m条件下,输出系统时钟信号最大抖动峰-峰值为183ps,均方值为24ps,满足DVI规范要求.