摘要：提出一种支持椭圆曲线加密体制的双有限域算法。该算法可以同时完成素数域和二进制域上的运算,并且模数p和取模多项式可以任意选取。提出了椭圆曲线加密体制运算单元的设计方法,此运算单元可以同时完成素数域和二进制域上的所有运算,包括加法、减法、乘法、平方、求逆和除法。此外,描述了椭圆曲线加密体制的FPGA实现,最终的电路可以对任意长度密钥进行加密,并且支持素数域和二进制域上的任意椭圆曲线。

摘要：提出了一种新型红外读出电路的像素结构---四像素共用BDI结构(Quad-Share Buffered Direct-Injection:QSBDI)。在这种电路结构中,4个相邻的像素共用一个反馈放大器。在开关的控制下,像素可以实现积分然后读出(ITR)和积分同时读出(IWR)功能。在30μm×30μm的像素面积中,实现了略大于0.9pF的电容和4.2pC的电荷存储能力,平均功耗只有500nW。在实现低功耗的同时,该结构使像素级的固定模式噪声(FPN)只来源于局部的失配,与整个像素阵列的失配无关,从而使得这种像素结构非常适用于大规模2-D读出电路(Readout IC:ROIC)。后续的版图设计以及后仿真也表明这种像素结构是一种非常实用的像素结构。基于该结构的128×128的测试芯片已经设计完成,将在0.5μm工艺下进行流片测试。

摘要：介绍了320×288红外(IR)读出电路(ROIC)中列读出级的低功耗设计。采用新型的主从两级放大的列读出结构和输出总线分割技术相结合。其中主放大器完成电荷到电压的转换,从放大器完成对输出总线的驱动来满足一定的读出速度,总线分割是把320列分组来减少输出总线上的负载电容。通过spice的仿真可以发现,与传统的列读出级相比,这种新型结构的功耗由原来的47mW降到了现在的6·74mW,节省了80%以上的功耗。

摘要：基于经典的系统设计流程,设计并实现了一种应用于家庭网络核心SoC平台中无线通信系统接收机的专用数字中频下变频器。在系统级,利用系统建模工具MATLAB,完成了数字下变频器的行为建模及其功能划分;在电路级,完成了数字下变频器中主要功能模块的VLSI实现及其功能仿真。考虑到系统实现的复杂性及其硬件资源,对于数字滤波器,采用CSD和RAG等优化策略;对于数控振荡器,采用一种新型的结合LUT和CORDIC算法优点的混合算法实现方案。最后,搭建了基于XilinxVirtexIIXC2V1000-4FG256FPGA的家庭网络无线通信系统验证平台,完成了数字中频下变频器的功能验证。

摘要：描述了一种针对高精度要求的二阶ΣΔA/D转化器抽取滤波器设计和硬件实现的解决方案;提出了一种能够实现2倍抽取的通用无乘法器硬件实现结构,该结构能有效实施半带滤波器和其他高阶FIR的2倍抽取功能。整个滤波器采用无RAM/ROM技术,实现了低通带文波、窄过渡带、高阻带衰减和高抽取率的系统要求,以很低的硬件代价实现了一个16位精度的ΣΔA/D转换器。

摘要：基于高灵敏度GPS基带信号处理器,设计优化并实现了GPS载波跟踪环路。为了提高跟踪灵敏度,对鉴相器的性能、环路误差、环路参数进行了分析优化,并采用锁频环辅助锁相环结构,同时对于需要多个乘法器、除法器的模块采用分时共享技术,降低了资源消耗减小芯片面积。用Verilog硬件描述语言实现了所设计的载波跟踪环路,在ModelSim中完成了RTL级代码的逻辑和功能仿真,搭建了FPGA开发板验证平台,并使用GPS L1波段信号源进行性能测试。测试结果表明所设计的载波跟踪环路可达到25 dB-Hz的跟踪灵敏度。单通道载波跟踪环路基于SMIC 0.18μm工艺,Design Complier的逻辑综合面积为425555μm2。

摘要：提出一种新的面向应用的FPGA测试方法。该方法将FPGA设计配置(DC)抽象成由LUT、非LUT逻辑门、寄存器和互连线所组成的模型,将目标故障集设定为互连线的固定故障(SAFI)和LUT的功能故障(FFL)。提出了两种可选的测试配置(TC)以提高自动测试向量生成(ATPG)工具所得到的SAFI覆盖率,同时给出了可对LUT进行穷举测试的TC以检测FFL。实验结果表明,对于7个最大的ISCAS89基准电路,该方法可得到86.82%～99.16%的SAFI覆盖率和100%的FFL覆盖率。

摘要：提出了一种基于SDF(single-pathdelay feedback)结构的低功耗FFT处理器。该FFT处理器使用了根据输入数据的统计分布特征的功耗优化方案。详细分析了该方法的优缺点,并提出了相应的改进方案。使用中芯国际0.18μm工艺设计实现了一个64点的FFT处理器,通过比较发现对于特定的数据流,大约可以节省15%的功耗。

摘要：文中介绍了一种新型的128×128红外读出电路中的低功耗设计,包括像素级和列读出级两部分。在像素级设计中,提出了一种新型四像素共用反馈放大器(Quad-Share BufferedInjection,QSBD I)的结构:每个像素的平均功耗为500nW,放大器引入的功耗降低了30%,同时使像素FPN只来源于局部失配。列读出级采用新型主从两级放大列读出结构,其中主放大器完成电荷到电压的转换,从放大器驱动输出总线来满足一定的读出速度。通过SPICE仿真发现,与传统列电荷放大器结构相比,新型结构可节省60%的功耗。

摘要：提出了一种使用带有嵌入式处理器的FPGA实现水声调制解调器控制系统的方法,根据声波通信的数据特点选择适合的通信总线搭建系统结构,设计出合理的软硬件协同工作流程和中断控制信号。通过在Xilinx VirtexIVFPGA的嵌入式MicroBlaze软处理器上实现并通过软硬件协同验证,表明所设计的控制系统能够准确控制整个数字信号处理过程,实时监控电路工作情况,性能稳定可靠。