摘要：针对基于多扫描链的内建自测试技术 ,提出了一种测试向量生成方法 .该方法用一个线性反馈移位寄存器 (L FSR)作为伪随机测试向量生成器 ,同时给所有扫描链输入测试向量 ,并通过构造具有最小相关度的多扫描链来克服扫描链间的相关性对故障覆盖率的影响 .此外该方法经过模拟确定难测故障集 ,并针对这个难测故障集利用 ATPG生成最小确定性测试向量集 .最后再依据得到的最小测试向量集来设计位改变逻辑电路 ,利用位改变逻辑电路控制改变扫描链上特定位的值来实现对难测故障的检测 ,从而实现被测电路的故障完全检测 .

摘要：基于作者提出的改进应力分布力学模型得到了计算半导体异质结多层结构应力分布的公式．针对带缓冲层ＧａＡｌＡｓ可见光激光器计算得到的有源层应力可以很好地解释Ｓｈｉｍｉｚｕ等有关器件寿命的实验结果．分析并指出了一些文献中处理半导体异质结多层结构应力问题的不合理之处．

摘要：鉴于PC机广泛普及和使用方便 ,在PC机上建立起实验设计与模拟相结合用于IC优化设计的TCAD工具。利用已有的工艺模拟软件SUPREM、器件模拟软件MINIMOS及电路模拟软件PSPICE ,完成了响应表面拟合、SPICE模型参数提取及数据转换等程序 ,形成一个可以进行工艺、器件及电路分析和优化设计的TCAD工具 ,并用于研究实验设计方法在IC优化设计中的应用。

摘要：由于电路门数增大和晶体管亚阈值电流升高 ,导致电路的静态漏电流不断升高 ,深亚微米工艺SOC(系统芯片 )IC在IDDQ测试的实现方面存在巨大挑战 虽然减小深亚微米工艺亚阈值漏电开发了许多方法 ,如衬底偏置和低温测试 ,但是没有解决因为SOC设计的规模增大引起漏电升高的问题 首先提出了SOC设计规模增大引起高漏电流的可测试性设计概念 然后制定了一系列适合于SOC的IDDQ可测试设计规则

摘要：本文提出了一种用实验设计与模拟相结合对ＣＭＯＳ集成电路参数进行统计优化设计的方法，分析工艺因素设置及其起伏对电路参数的影响，建立起电路参数相对主要工艺因素变化的宏模型，并用模型公式找出使电路参数在预期值附近且偏差最小的优化工艺条件．

摘要：提出了一个新的物理解析模型分析薄膜ＳＯＩＭＯＳＦＥＴ强反型电流下的浮体效应，该模型考虑了器件的各种寄生电流成分，着重研究了浮体电位及其对其他器件参数和各寄生电流成分的影响，成功地解释了器件处于背界面积累状态时的Ｋｉｎｋ现象和器件的异常击穿机理。根据所建浮体效应物理模型，研究了器件参数对ＳＯＩＭＯＳＦＥＴ浮体效应影响关系。结果表明，降低源漏掺杂浓度、减小体区少子寿命、采用优化的硅膜厚度、以及在保持器件全耗尽情形下适当提高沟道掺杂浓度，可以有效地抑制浮体效应，提高器件的源漏击穿电压。这些参数在工艺上可以对应采用ＬＤＤ＆ＬＤＳ的ＭＯＳ结构、准确控制的沟道缺陷工程等，为从工艺设计上进一步改善ＳＯＩＭＯＳＦＥＴ的器件特性打下了理论基础。

摘要：A novel analytical model for the thin film silicon on insulator (TFSOI) reduced surface field (RESURF) devices has been *** on the 2-D Poisson equation solution,the analytical expressions for the surface potential and field distributions are *** this analysis,the optimum design condition for the maximum breakdown voltage is *** dependence of the maximum breakdown voltage on the drift region length is examined and the relationship between the critical doping concentration and the front- and back- interface oxide layer thickness is *** numerical simulation performed by the advanced semiconductor simulation tool,DESSIS-ISE,has been shown to support the analytical results.

摘要：Simulation method is used to provide a guideline f or ultra thin body(UTB) MOSFET *** important parameters of the UTB MOS FE T,*** raised S/D height,Ge mole fraction of the Ge xSi 1-x gate,and the silic on body thickness,are comprehensively analyzed and *** optimal region of feasible Ge mole fraction and the silicon body thickness for low operating po wer device are *** the simulation results show that through changing Ge mole fraction coupl ed with the silicon body thickness tuning,UTB device with good performance can b e obtained.

摘要：本文设计了一种浮栅NMOS晶体管神经网络,其结构简单、占用芯片面积小、连接强度可连续调整,同时,还具有分布神经元结构特点,可级联成大网络.用3μm浮栅NMOS工艺制造出的8×8全互连神经网络芯片,它有128个可编程浮栅NMOS晶体管,相当于8个神经元构成的全互连网络.以阿拉伯数字识别和二值图象处理为例,研究结果表明,该网络具有实用前景,且有很大灵活性,同时由于结构简单和适合集成电路工艺特点而便于制造。

摘要：We present a design for an adaptive gain phase-locked loop （PLL） that features fast acquisition,low jitter,and wide tuning range. A dual-edge-triggered phase frequency detector （PFD） and a self-regulated voltage controlled oscillator （VCO） are employed in this design to realize the aforementioned properties. Measured results show that the experimental chip, implemented in a standard 0.5μm 5V CMOS logic process, has an acquisition time of about 150ns at 37% frequency variation and an output RMS jitter of 39ps at 640MHz.（dual-edge-triggered phase frequency detector）