摘要：温度变化使得硅压阻式压力传感器产生零点漂移和灵敏度漂移,该漂移误差是硅压阻式压力传感误差的主要来源,也导致压阻式压力传感器上电后短时间出现上电热漂移现象,需要一定的预热时间。本文改进了实验测试平台的温控系统,提出了上电热漂移补偿算法,设计了一种具有快速上电响应能力的压阻式压力传感器,能够实现自动化的温度补偿。经测试,温度补偿后,压力传感器的示值误差在0~40℃的温度范围优于0.02%FS。找出了影响上电热漂移的关键因素,对上电后8~60 s满量程输出进行上电热漂补,将上电热漂移由0.012%FS减小到了0.0016%FS,提高了上电快速响应能力。

摘要：在摩尔定律的推动下,工艺节点在不断演进,集成电路设计复杂度也在不断增加,电子设计自动化(EDA)技术面临着来自运行时间与计算资源等诸多方面的挑战。为了缓解这些挑战,机器学习方法已被纳入EDA工具的设计流程中。与此同时,鉴于电路网表作为图形数据的本质,图神经网络(GNN)在EDA流程中的应用正变得越来越普遍,为复杂问题的建模以及最优问题的求解带来了新思路。该文首先对GNN与EDA技术的概念内涵进行了简要的概述,详细地梳理了GNN在高层次综合(HLS)、逻辑综合、布图规划与布局、布线、反向工程、硬件木马检测以及测试点插入等不同EDA设计流程中的主要作用,以及当前基于GNN的EDA技术的一些重要探索。以希望为集成电路设计自动化以及相关领域的研究人员提供参考,为我国先进集成电路产业的发展提供技术支持。

摘要：随着后摩尔时代的来临,现场可编程门阵列(FPGA)凭借其灵活的重复可编程特性、开发成本低的特点,现已被广泛应用于物联网(IoTs)、5G通信、航空航天以及武器装备等各个领域。作为FPGA设计开发过程中所必备的手段,FPGA电子设计自动化(EDA)技术的研究在各界得到了广泛的关注。尤其是在机器学习方法的推动下,FPGA EDA工具的运行效率和结果质量(QoR)得到了很大的提升。该文首先对FPGA EDA技术与机器学习技术的概念内涵进行了简要概述,随后综述了机器学习技术在FPGA EDA高层次综合(HLS)、逻辑综合、布局与布线等各个不同阶段应用的研究现状。最后,对基于机器学习的FPGA EDA技术的发展进行了展望。以期为本领域及相关领域的专家和学者提供参考,为后摩尔时代我国集成电路产业的发展提供技术支持。

摘要：为解决基于深度学习目标检测模型规模大、在边缘设备上难以部署的问题,以YOLO目标检测模型为例,设计实现基于ARM+FPGA异构平台的目标检测加速模块。该系统使用剪枝、量化后的压缩模型,在FPGA实现神经网络前向推理加速,在ARM中实现加速器调度。实验结果表明,部署至Xilinx ZCU102开发板上,该模块在200 MHz工作频率下,平均计算性能达到425.8 GOP/s,推理压缩模型速度达到30.3 fps,模块功耗为3.56 W,证明该加速模块具备可配置性。

摘要：该文提出一个面向大规模可编辑逻辑门阵列(FPGA)的开源布局布线框架OpenPARF。该框架基于深度学习工具包PyTorch实现,支持GPU大规模并行计算求解。在布局算法方面,该文设计了一种新型非对称多静电场系统,对FPGA布局问题进行建模。在布线算法方面,该文支持对FPGA可编程逻辑块(CLB)内部布线资源进行准确建模,并在大规模不规则布线资源图上进行布线,提高了异构FPGA芯片布线器的性能和效率。该文在ISPD 2016和2017 FPGA竞赛数据集和工业标准级FPGA数据集上进行了实验,结果表明该框架可减少0.4%~12.7%的布线线长,并实现两倍以上布局效率提升。

摘要：为了解决北京大学脉冲神经网络芯片PAICORE2.0类脑终端系统中软件编码和转帧过程速度较慢的问题,提出一种硬件加速方法。通过增加硬件加速单元,将Xilinx ZYNQ的处理系统PS端串行执行的软件编码转帧过程转移到可编程逻辑PL端的数据通路中流水化并行执行。硬件加速单元主要包含高度并行的卷积单元、参数化的脉冲神经元和位宽平衡数据缓冲区等。实验结果表明,该方法在几乎不增加数据通路传输延迟的前提下,可以消除软件编码和转帧过程的时间开销。在CIFAR-10图像分类的例子中,与软件编码和转帧方法相比,硬件编码转帧模块仅增加9.3%的LUT、3.7%的BRAM、2.6%的FF、0.9%的LUTRAM、14.9%的DSP以及14.6%的功耗,却能够实现约8.72倍的推理速度提升。

摘要：针对SHA2硬件吞吐率难以提升的问题,提出一种提升SHA2硬件加速器性能的新方案。1)使用4 Kb的乒乓缓存存储填充好的消息块,使消息填充单元和哈希迭代运算单位两部分硬件电路得以两级流水并行处理。2)在哈希迭代运算中,提取对两轮哈希迭代运算没有依赖性的计算作为预处理,使之与迭代运算的后处理部分形成真正的流水线处理,可以避免以往研究中的伪流水线问题。3)预处理和后处理部分均采用无进位链的3:2压缩器/4:2压缩器和快速加法器等电路,使关键路径明显变短,关键路径延迟明显变小。该方案还支持SHA2双哈希计算:直接对源操作数的摘要进行第二次哈希计算,得到双哈希计算的最后结果,减少外部存储器的访问次数和数据处理,从而提升SHA2双哈希计算的处理速度。

摘要：左移(shift-left)融合是电子设计自动化(electronic design automation,EDA)的一种新设计范式,旨在通过融合和并行解决传统瀑布式设计范式的问题.传统EDA流程分为多个串行设计阶段,导致设计周期长、设计冗余大.通过相邻设计阶段的融合与并行,可以有效缩短设计周期、提升设计优化效率.左移融合通常涉及在不同设计阶段之间共享数据模型,并采用新的抽象方法,可以应用到包括高层次综合、逻辑综合、布局布线、签核验证、工艺优化等EDA流程的各个阶段.此外,借助早期的数据分析与评估,可以有效应对后期可能出现的问题,从而降低开发成本.综上,鉴于左移融合对于提高EDA流程的效率和质量具有重要意义,本文将介绍左移融合的发展现状和关键科学问题,并展望未来发展路线.

摘要：折叠式共源共栅和Class AB(FC-AB)结构的运算放大器被广泛研究和使用,但是其结构应用的多变性使设计者难以快速准确地设计出符合要求的电路。文章提出了一种标准化的运算放大器设计流程,设计者可以根据应用需求快速灵活地设计目标电路。以电流分配作为设计流程的起始点和调整点,以核心参数作为判据或约束项,进行迭代优化,最终通过相关电流和跨导确定器件尺寸。以流程图形式提出了低噪声运放的设计流程,关键器件尺寸的理论值和设计值平均误差为11.48%。根据该流程设计了一种低噪声运放,并采用0.18μm CMOS工艺进行了加工。运放关键电学参数都满足设计要求,其等效输入噪声为10.8 nV/√Hz,与目标值偏差1.8%。

摘要：集成电路技术发展进入后摩尔阶段,以三维垂直集成为特征的新兴集成工艺技术将能等效地进行微缩,从而解决衍射极限造成的平面工艺瓶颈与集成度增长需求之间的矛盾。在三维垂直集成工艺架构下,材料基础、器件结构、芯片设计都将面临诸多的新挑战和新机遇。介绍当前三维垂直集成器件与工艺的前沿进展情况以及存在的挑战。