摘要：针对高效视频编解码标准中后处理CNN算法在通用平台运行时产生的高延时缺点,提出一种基于现场可编程逻辑门阵列(FPGA)的后处理卷积神经网络硬件并行架构。提出的并行架构通过改进输入与输出缓冲的数据并发过程,调整卷积模块整体并行度,加快模块硬件流水。实验结果表明,基于本文所提出的并行架构设计的CNN硬件加速器在Xilinx ZCU102上处理分辨率为176×144视频流,计算性能相当于每秒360.5GFLOPS,计算速度可满足81.01FPS,相比时钟频率4GHz的Intel i7-4790K,计算速度加快了76.67倍,相比NVIDIA GeForce GTX 750Ti加速了32.50倍。在计算能效比方面,本文后处理CNN加速器功耗为12.095J,能效比是Intel i7-4790K的512.90倍,是NVIDIA GeForce GTX750Ti的125.78倍。

摘要：针对H.265帧内编码算法编码速度慢的问题,基于现场可编程逻辑门阵列(FPGA)设计了一种并行帧内模式判决架构.首先通过理论推导,证明可以将多层次多尺度编码块的模式判决问题转化为单一层次多个小尺度编码块模式判决的叠加问题;其次,在编码块内部通过细粒度并行实现快速模式判决,在编码块之间通过窗口流水方式实现快速处理;最终在FPGA上设计并实现了该帧内快速模式判决架构.实验结果表明,本文算法最高可达到93.6x的加速比,且编码后的视频质量损失较小(PSNR平均降低0.71dB).

摘要：针对当前深度学习目标检测算法计算复杂度高和内存需求大等问题,设计并实现了一种基于FPGA的深度学习目标检测系统。设计对应YOLOv2-Tiny目标检测算法的硬件加速器,对加速器各模块的处理时延建模,给出卷积计算模块的详细设计。实验结果表明,与CPU相比,CPU+FPGA的异构系统是双核ARM-A9能效的67.5倍,Xeon的94.6倍;速度是双核ARM-A9的84.4倍,Xeon的5.5倍左右。并且,当前设计在性能上超过之前的工作。

摘要：为了在保证视频质量的前提下降低视频编码码率,基于FPGA并行处理和HEVC视频分块编码的特点,提出一种基于块匹配的高斯背景建模-感兴趣区域(ROI)映射算法,并用于HEVC视频编码。通过基于块匹配的高斯方法建立背景帧后,利用SAD判别准则对视频帧的编码块进行二分类,进而映射到编码树单元(CTU);然后根据率失真特性对ROI区域和非ROI区域的量化参数进行自适应调整,并进入后续的HEVC编码过程。实验结果表明,在FPGA平台上该算法运行速度高达22 fps@1080 p;建模后提取的ROI映射CTU区域变质量编码可得到平均约10%的码率节省,视频质量保持稳定。

摘要：发光二极管(LED)是恒流工作的器件，并且随着LED功率的不断增加，散热问题变得越加突出，温度控制十分必要。当 LED 功率比较小时，可以用温度传感器来检测它的温度；而当LED 做到晶圆级发光二极管(WLED)，功率达到千瓦，传统的驱动方式、散热方式以及温度的控制已不再适用。晶圆级发光二极管有多条支路，采用多路恒流以保证每条支路的电流相同。对于温度的控制，将晶圆级发光二极管平均结温变化量的测量转换为对冷却液温度的变化量的测量，进而通过与冷却液温度变化量的关系进行控制。本设计解决了晶圆级发光二极管因工艺问题导致的“抢电流”的问题，并将复杂的温度控制变得简单化，而且节省成本。