摘要：通过对电压源传统设计中关于速度、噪声、工作温度范围方面的研究,设计了一种带隙基准电压源.基于TSMC工艺套件的电路模拟仿真表明,该电路可在1.5～1.8V电压下正常工作,功耗小于0.5 mW,输出电压为1.25V,温度系数低于1.8×10^(-5)/℃,且低频下PSRR的值可以达到-110 dB.

摘要：为了优化设计的5．8 GHz低噪声放大器(LNA)后仿真的各项性能指标,分析了LNA各部分寄生效应对整个电路噪声系数和增益的影响,提出了电路设计和版图设计中应采取的各种措施,使优化后的后仿真结果与前仿真结果基本一致．在考虑MOS管栅电阻和栅感应噪声电流的情况下,后仿真噪声系数为1．6 dB,前向增益为13．7 dB,功耗为8．3 mW,达到了802．11a系统集成的要求．最后给出了LNA版图和后仿真结果．

摘要：介绍了VLSI芯片的测试技术及故障模型,针对一款数字电视接收系统解调芯片,从设计中不同的阶段分析了集成电路的可测试性设计及其优化,解决了由于集成大量存储器引起的测试覆盖率低的问题,完成了该芯片满足时序要求的可测试性设计及优化过程,达到了流片要求.

摘要：设计了一款带有频率自动校准功能的低功耗CMOS RC振荡器。频率校准电路采用全数字实现方式,通过自动调整振荡器的电容阵列将输出时钟调谐到理想的精度。振荡器内部采用线性稳压方式降低振荡电路部分的供电电压来降低功耗,同时通过调谐由相反温度系数电阻组成且具有温度系数补偿的电阻阵列达到良好的温度稳定性。测试结果表明,振荡器的时钟精度由校准前的0.902 MHz提高到校准后的1.000 MHz,当温度从-20℃变化到60℃时,时钟精度稳定在0.2%以内。通过对99颗芯片进行频率统计,6σ范围内的时钟精度在0.8%以内。该振荡器采用TSMC 0.35μm CMOS工艺流片,在3.3V供电电压下模拟电路功耗为19.8μW。

摘要：设计了适用于14位20M流水线型模数转换器的采样保持电路.该电路采用了伪差分嵌套增益增强CMOS运算放大器,该运放的增益在各个corner及温度下都高于130dB,从而保证了采样保持电路的精度.在TSMC 0.13μm CMOS工艺下,仿真结果显示,该采样保持电路能够达到高于100dB的SFDR,完全满足14位的精度要求.

摘要：在多FPGA设计中,时钟信号的传输延时造成了FPGA间的大时钟偏差,进而制约系统性能。为减少时钟偏差,该文提出一种多数字延迟锁相环(DLL)电路。该电路将时钟的传输电路放入DLL的反馈环路。利用DLL的延迟锁定特性,对FPGA间的时钟传输延时进行补偿,减少FPGA间的时钟偏差,解决多FPGA的时钟同步问题。

摘要：基于FUJITSU公司的MB86H20B平台,设计并实现了机顶盒软件结构。具体包括硬件层、内核层、中间件层和应用层4个层次模型,以及具体的线程设计等关键内容。

摘要：本文介绍了一种Voicehub嵌入式系统开发平台。详细论述了基于MPC860T和TMS320VC549系统硬件架构、系统内存映射和DSP存储空间分配、Vxworks操作系统与系统内存配置、CPU与DSP的中断和启动过程分析。

摘要：讨论了IEEE802.3ah OAM协议的结构原理和Opway-EoC系统的框架,在此基础上给出了Opway-EoC系统中一套自定义完整的、专有的OAM协议的设计实现方案。重点讨论了EoC OAM协议的分类、功能、实现,该协议设计方案对其他EoC系统中管理远端设备及其添加其他自定义功能具有很好的参考价值。

摘要：目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因。介绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的。