摘要：利用大规模集成电路的工艺特性,将时间常数RC转化成电容的比值,从而使得RC时间常数在不同的温度和工艺角下保持恒定。通过具体电路设计及仿真,验证了方法的可行性并实现了一款恒定RC时间常数的自动调谐电路。

摘要：本文以sha256算法模块的数字后端物理设计为例,提出了将多时钟源分割技术应用在传统时钟树综合中的方法。应用该方法后,利用有效时钟偏移,仅通过少量时钟缓冲器的插入就解决了该模块设计中的建立时间违例问题,大大降低了后续时序收敛工作的复杂度,将时序修复耗时缩短为采用传统方法的20%。

摘要：根据3GPP协议规定,提出一种适于FPGA实现的解决方案。采用分而治之和WFTA的算式分解,最大限度地减少DFT的运算量;采用块浮点动态截取多余位宽,减少系统面积;运用4个双端口RAM读写,使系统能运行在流水线结构;采用对称结构存储每一级的旋转因子,最大化共享因子。

摘要：基于长期演进(LTE)的Tail-biting卷积码,介绍了维特比译码算法,它是一种最优的卷积码译码算法。由于Tail-biting卷积码的循环特性,采用固定延迟译码的方法,降低了译码复杂度。通过使用全并行的结构及简单的回溯存储方法,设计了一个具有高速和低复杂度的固定延迟译码器。在FPGA上实现并验证,验证结果表明译码器的性能满足了LTE系统的要求。

摘要：本文介绍一种降低时钟网络功耗的方法。该方法基于电路中寄存器本身的状态值,在采用异或门进行自选通后构建时钟树结构,从而减少时钟信号额外翻转,降低芯片功耗。将该方法应用于一款基于SMIC0.18μmEflash 2p4m工艺下的非接触式智能卡芯片的物理设计。仿真结果表明,与传统时钟树综合方法相比,芯片功耗降低了10.7%。

摘要：引言一个实际的嵌入式系统里通常会存在以下存储器中的几种：RoM、SRAM、SDRAM、EEPROM、NORFlash或NANDFlash。大多数的系统尤其是芯片级别的系统都会用到ROM，例如比较常见的用它来存储bootloader。虽然EEPROM和Flash也被用来存放可执行代码，但ROM更小的面积可以让开发者节约大量的成本。除此之外，将固件存放于ROM之中，有时也是功能上必需的，

摘要：采用DDR2SDRAM作为被采集数据的缓存技术,给出了USB2.0与DDR2相结合的实时、高速数据采集系统的解决方案,同时提出了对数据采集系统的改进思路以及在Xilinx的Virtex5LX30FPGA上的实现方法。

摘要：存储器测试是集成电路测试的重要部分。随着集成电路存储器件向着高集成度发展,存储器测试成本在集成电路总测试成本中所占比例急剧增高。通过减少存储器测试时间来减小存储器测试成本,是一种高效的降低芯片测试成本的方法。本文以一款单周期同步存储器为例,选取读写时序为对象,详细分析了存储器内建自测试方法,给出了一种通过优化存储器内建自测试逻辑时序来减小存储器测试时间的设计实现方法。

摘要：芯片测试模式下功耗过高的情形会极大地降低芯片良率,已经成为越来越严重的问题。针对此问题,本文提出了一种降低测试功耗的设计方法。该方法采用贪婪算法来改变扫描链顺序,同时考虑芯片物理版图中寄存器单元的具体位置,能够实现在不影响测试覆盖率和绕线的前提下,快速有效地降低测试功耗。与已有的多种方法相比,该方法更快速更合理,可以应用于多种芯片的扫描链设计。该方法通过一款实际的电力线载波通信芯片验证,分别将平均功耗和瞬态功耗降至77%和83%。

摘要：本文实现了一款应用于电力线通信的可编程增益放大器(PGA)。采用闭环直接耦合方式,动态范围为71dB,调节精度为1dB。为了优化功耗和面积,本文提出了一种新的电阻阵列。该设计在SMIC0.18μm工艺下仿真,结果表明:在35dB增益下输入参考噪声为20nV/姨Hz;输出电压峰峰值为1V时,THD达到-68dB;最大增益误差为0.11dB;在1.8V的供电电压下,功耗为1mA。