摘要：基于FUJITSU公司的MB86H20B平台,设计并实现了机顶盒软件结构。具体包括硬件层、内核层、中间件层和应用层4个层次模型,以及具体的线程设计等关键内容。

摘要：讨论了IEEE802.3ah OAM协议的结构原理和Opway-EoC系统的框架,在此基础上给出了Opway-EoC系统中一套自定义完整的、专有的OAM协议的设计实现方案。重点讨论了EoC OAM协议的分类、功能、实现,该协议设计方案对其他EoC系统中管理远端设备及其添加其他自定义功能具有很好的参考价值。

摘要：针对ASIC芯片设计中时钟树综合效率和时序收敛的问题,提出了一种高效的时钟树综合方法,特别适用于现代先进深亚微米工艺中的高集成度、高复杂度的设计中。改进了传统时钟树综合方法,通过采用由下至上逐级分步综合的方法实现。该设计方法在SMIC 0.18μm eflash工艺下的一款电力线载波通信芯片中成功流片验证,结果表明分步综合能够在实现传统设计功能的前提下,在完成时序收敛时有效减少不必要的器件插入,从而减小芯片面积,降低整体功耗,有效改善绕线拥塞度。

摘要：本文介绍了一种Voicehub嵌入式系统开发平台。详细论述了基于MPC860T和TMS320VC549系统硬件架构、系统内存映射和DSP存储空间分配、Vxworks操作系统与系统内存配置、CPU与DSP的中断和启动过程分析。

摘要：ASIC芯片物理版图设计的一个重要问题是选用几层金属层。以一款SMIC0.18μmDVBC芯片(BTV2040S03)为例,选用三种不同金属层工艺进行对比。首先设计出三种不同金属层的版图,分析电源电势分布判断其合理性;之后进行布线拥塞率的对比,以分析不同金属层工艺对布线的影响;最后通过最终布线的时序验证和最终流片结果来证实选用金属层设计的可行性。通过上述方法研究集成电路物理设计中,如何选择所使用工艺的金属层数,以达到最大限度节约芯片成本、减小芯片面积和满足布线及时序的目的。

摘要：目前的ASIC设计中,时钟偏移成为限制系统时钟频率的主要因素,时钟树综合技术通过在时钟网络中插入缓冲器来减小时钟偏移。但是,有时这样做并不能达到系统要求的时钟偏移。以一款SMIC0.18μm工艺的DVBT数字电视解调芯片为例,分析了时钟偏移的产生原因。介绍了使用Synopsys公司Astro工具进行时钟树综合的方法,重点分析了在时钟树综合之前如何设置约束手动优化电路从而改善设计的时序,最后的流片结果证明该方法是有效的。

摘要：介绍了标清数字电视机顶盒图形引擎的一种硬件结构及其实现,重点分析了其中静态图形混合器的实现及其缓冲器的设计。该图形引擎可以为数字电视机顶盒系统、DVD解码系统提供有力的图形处理支持。

摘要：集成电路的快速发展,迫切地需要快速、高效、低成本且具有可重复性的测试方案,这也成为可测性设计的发展方向。此次设计基于一款电力线通信芯片,数字部分采用传统常用的数字模块扫描链测试和存储器内建自测试;同时利用芯片正常的通信信道,引入模拟环路测试和芯片环路内建自测试,即覆盖了所有模拟模块又保证了芯片的基本通信功能,而且最大限度地减少了对芯片整体功能布局的影响。最终使芯片良率在98%以上,达到了大规模生产的要求。此设计可以为当前数模混合通信芯片的测试提供参考。

摘要：重点介绍了ATSC标准的8-VSB系统构架以及FPGA系统的具体实现方案。根据具体标准的参数要求,分析了ATSC标准。基于改进的维弗法,提出了频率范围可变的低中频数字信号输出解决方案,给出了系统硬件的设计步骤,并给出实测结果。

摘要：针对超高频射频识别(UHF RFID)标签低功耗、低成本的要求,本文基于EPC Class-1 Generation-2/ISO18000-6C协议,提出一种采用多电源电压域、新型时钟树综合与局部时钟树构建的物理设计方法。该方法结合广泛应用的门控时钟技术,对芯片时钟网络进行优化设计。与传统方法相比,该方法大幅度减少时钟缓冲器插入数量,有效降低时钟网络功耗,减小芯片面积。最终验证结果表明,所设计的标签符合协议,芯片总面积为0.72mm2,其中数字逻辑面积0.15mm2,平均功耗为9.76μW,在TSMC 0.18μm的标准CMOS工艺下实现流片。