摘要：针对双核SoC设计开发中使用商用微处理器IP核成本较高的问题,提出了一种基于LEON开源微处理器核的双核SoC平台的构建方案。介绍了LEON开源微处理器软核,通过复用开源的硬件IP软核完成了硬件平台的设计,并基于此双核平台完成了软件设计,实现了JPEG的DSP解码。

摘要：本文针对固定管脚芯片可测性设计中测试向量庞大和测试时间过长问题,提出了一种有效的压缩可测性设计,改进了传统并行扫描测试设计。该设计方法在SMIC 0.18μm工艺下一款电力载波通信芯片设计中验证,仿真结果表明压缩扫描可测性设计能有效减少测试向量数目,从而减小芯片测试时间。

摘要：本文介绍了非接触式智能卡中分组格式和编码规则,从软硬件划分的角度分析了硬件实现分组解析的合理性和优势,并给出了分组解析协处理器模块的设计方法,而且完成对设计的面积、速度和功耗仿真和测试。

摘要：根据3GPP协议中LTE空中接口协议栈Release 8标准,首先研究无线链路控制(RLC)层的原理和工作机制,然后基于Linux操作系统,给出实现RLC层协议的设计方案和总体框架。

摘要：随着集成电路设计技术的发展和芯片集成度的提高,验证已经成为芯片设计流程中的主要瓶颈。本文设计了一个基于FPGA的智能卡验证平台,并对验证方法做了详细阐述。本文对于双界面智能卡芯片验证的成功实践,不仅是对FPGA验证理论的证实,而且验证的思路和方法对其他芯片有一定的指导意义。

摘要：在电力载波通信应用中,接收端通路(即RX Chain)上的信号具有信号能量小、带外噪声大的特点。因此如何降低RX Chain的noise floor以获得非常小的信号显得非常关键。本文以一个noise floor较大的芯片为基础,综合考虑了RX Chain中噪声的来源,在电路级和系统级水平上分别进行了噪声降低的设计。最后仿真结果显示,噪声从修改前的86.33mV/Hz1/2降低到17.18mV/Hz1/2。

摘要：基于原型验证的需要和FPGA对ASIC市场的取代,越来越多的ASIC设计需要移植到FPGA上来实现。然而,ASIC与FPGA在内部结构上差异很大,尤其是时钟结构,在移植过程中需要特别注意。文中以Xilinx公司的Vitrex-4FPGA为例,对比了ASIC与FPGA的时钟结构,给出了门控时钟、生成时钟和多FPGA时钟同步在设计转换过程中的处理方法。

摘要：为了解决用传统时钟树综合策略来设计芯片只能尽量减小时钟偏移,而不能满足时序收敛的问题,文中引入了有效时钟偏移的概念,并通过在TSMC0.13μm工艺下流片成功的芯片BES7000作为设计实例,分析了有效时钟偏移引入之后对改进时序建立时间的效果。

摘要：以基于Synopsys公司设计流程完成的SMIC0.18um1p6m工艺的DVBC解调芯片BTV2040S03为例,介绍一种以降低时钟树功耗为主要目的,以反相器构建时钟树的方法。通过完成物理设计动态仿真和功耗分析的数据表明,在保证时序收敛的前提下,相比传统时钟树综合方法,功耗降低了5.7%。

摘要：如今的集成电路(Integrated Circuit,IC)设计往往要求芯片包含多个工作模式,并且在不同工艺角(corner)下能正常工作。工艺角和工作模式的增加,无疑使时序收敛面临极大挑战。本文介绍了一种在多工艺角多工作模式下快速实现时序收敛的技术——MCMM(Multicorner-Multimode)技术,该技术将工艺角和模式进行组合,对时序同时进行分析和优化,到达快速实现时序收敛的目的。该技术应用于一个80万门基于TSMC 0.152μm logic工艺的电力网载波通信(PLC)芯片设计,设计实例表明,利用MCMM技术不但可以解决时序难以收敛的问题,而且大大降低了芯片设计周期。