摘要：压接型绝缘栅双极性晶体管(insulated gate bipolar transistor,IGBT)作为现有柔性直流输电设备的核心部件,在实际应用中,由于承受高电压、大电流的工作环境,容易发生短路过流失效,进而造成的结构爆炸现象。为研究这一爆炸现象的破坏效应及其防护,该文结合多组模拟模块化多电平工况实验,得到IGBT器件短路过流失效爆炸后外壳结构的变形特征。结合电气能量特性的分析和实际爆炸失效形貌特点,建立该IGBT器件结构的数值仿真模型,初步确定实际爆炸过程中的等效TNT爆炸当量。在此基础上,从提高结构自身抗爆能力、增加能量外泄通道、替换结构材料等角度开展IGBT器件的结构优化设计,并进行相关试验验证。结果表明,将管壳的陶瓷材料替换为纤维增强复合材料可有效提高结构的防爆性能,降低器件的破坏程度。

摘要：压接型绝缘栅双极型晶体管(IGBT)是支撑柔性直流装备研制的核心器件,弹性压接型IGBT能更好地实现器件中各并联芯片的压力均衡,在电网应用场景中前景广阔。然而,器件内部的绝缘问题是高压器件研制过程中面临的主要挑战之一,因此,有必要在实际工况下分析器件绝缘结构中的瞬态电场分布,以指导绝缘设计。该文针对弹性压接型IGBT器件内部的复合绝缘结构,采用时域边界电场约束方程法,分别计算了单次关断工况和重复性导通关断工况下弹性压接型IGBT器件子模组封装绝缘结构中的瞬态电场分布。结果表明两种工况下,封装绝缘结构中最大电场强度均出现在芯片/聚酰亚胺(PI)钝化层界面上,且由于介质分界面两侧的绝缘材料介电常数和电导率参数不匹配,分界面上将会积累电荷。界面电荷密度随着时间逐渐增大,并影响电场分布,使得子模组中最大电场强度的模值和位置随时间发生变化。同时,单次关断工况下,最大电场强度的模值会更大。此外,该文提出通过改变器件中使用的绝缘材料,提高界面处的材料参数匹配程度,可以实现对子模组内电场分布的改善。该文所提方法能显著降低器件内部最大电场强度的模值,可为弹性压接型IGBT器件的封装绝缘结构设计和优化提供参考。

摘要：高压快恢复二极管芯片过渡区是反向恢复坚固性的薄弱点,一旦失效将影响电力装置稳定运行。提出了一种高阻型过渡区优化结构,通过建立三种模拟模型,研究了过渡区宽度和掺杂浓度对快恢复二极管反向恢复性能的影响。采用高阻型过渡区结构的快恢复二极管反向恢复安全工作区仿真极限值提高到电压为2900 V、电流为630 A、电流变化率为1600 A/μs。基于该设计制备的3300 V/1500 A FRD器件可通过电压为3200 V、电流为3000 A、电流变化率为8648 A/μs条件下的反向恢复测试,显著提高了FRD器件的反向恢复坚固性。

摘要：提出了一种具有较高增益和稳定性的片上低压差线性稳压器(LDO),可为高速变化的逻辑和驱动电路提供快速响应的电压。该两级级联输出的LDO基于0.18μm BCD工艺设计,工作在9.5~15.5 V宽电源电压范围内,并且具有较好的相位裕度、较高的响应速度以及较好的线性调整率,能够满足芯片内部多个电源轨的供电需求。采用Cadence仿真并进行了流片试制,仿真和测试结果表明,该LDO主环路在全负载范围内具有较好的相位裕度,输出电压纹波较小。在输入电压为9.5~15.5 V时,两级LDO的输出电压分别稳定在4.53 V和1.80 V,具有较好的线性调整率。LDO用于GaN驱动芯片时,能稳定地为逻辑和驱动等模块提供电源电压。

摘要：为保证高压绝缘栅双极型晶体管(Insulated Gate Bipolar Transistor,IGBT)器件换流运行时的热稳定性,需要根据IGBT芯片的电热特性和器件的散热设计,确定芯片运行的热稳定工作区,从而指导器件的运行条件控制。虽然针对芯片动静态损耗的热稳定性分析已经发展了许多年,但目前针对高压芯片的相关研究还较少。首先,通过实验测量了3.3 kV非穿通(Non-Punch Through,NPT)型和场截止(Field Stop,FS)型IGBT芯片的动静态特性,获得并分析了温度、电流及电压对动静态损耗特性的影响规律。在此基础上,给出了IGBT芯片的损耗拟合公式,通过对器件内部的热反馈过程进行分析,提出了具有解析形式且包含占空比、换流频率及电压电流等器件运行工况的IGBT芯片的热稳定性判据。根据所提的判据,分析了高压NPT型和FS型IGBT芯片的换流运行的热稳定性,可方便确定IGBT芯片在不同的换流条件下的最大工作频率和最大工作电流,简化了高压IGBT芯片的热稳定性分析,并可为高压器件的选型和损耗评估提供依据。

摘要：SiC MOSFET的高速开关工况易诱发巨大的d i/d t,从而在电路的感性负载上引发过电压,导致器件进入雪崩状态。在多次雪崩冲击后,器件易发生重复雪崩失效。针对SiC MOSFET芯片元胞结构中栅氧化层薄弱导致器件耐重复雪崩冲击能力较差的问题,进行芯片元胞结构优化研究,以增强芯片耐重复雪崩能力,提升器件可靠性。首先,研究SiC MOSFET器件重复雪崩失效机理,开展SiC MOSFET器件重复雪崩失效测试,基于失效测试结果建立SiC MOSFET重复雪崩失效可靠性评估模型;其次,针对SiC MOSFET芯片元胞结构提出了栅极底部蚀刻、P-well区扩展、JFET顶部削弱三种优化结构,并研究三种优化结构对SiC MOSFET芯片SiO 2/SiC界面处碰撞电离率和垂直电场强度的影响;最后,基于SiC MOSFET雪崩失效可靠性评估模型,对比分析了三种不同优化结构SiC MOSFET的可靠性。研究结果表明SiC MOSFET器件栅极蚀刻元胞结构具有更高的重复雪崩失效可靠性,相关研究成果为SiC MOSFET器件耐重复雪崩失效能力提升的芯片元胞设计奠定理论基础。