摘要：基于TSMC 90 nm CMOS工艺设计一款多模分频器,可以实现的分频比的范围为32~39.详细介绍了多模分频器的各部分模块,包括双模预定标器、S计数器和P计数器,分析并且讨论了P计数器加入与不加入重新定时电路的时序图.本文设计的分频器应用于K波段高速分数分频频率综合器.测试结果表明应用改进后的多模分频器,频率综合器的带内噪声可以优化15 dB,频偏10 kHz和频偏1 kHz的相位噪声可达到81.30 dBc/Hz和72.44 dBc/Hz.

摘要：采用TSMC90nm CMOS工艺,设计并实现了一款具有移相功能的K波段双通道集成发射前端芯片.该芯片主要由一个功率分配器、两组参数不同的有源移相器和功率放大器构成,同时在片上集成了用于控制移相器的数字模块.测试结果表明,在中心频点25GHz处,两个通道的增益分别为19.1dB和18.9dB,输出1dB压缩点分别为9.57dBm和8.41dBm,相位误差分别为1.38°和1.47°,供电电压为1.2V,总功耗为0.32W,芯片总面积为2.2mm×1.25mm.

摘要：基于TSMC90nm CMOS工艺设计了一款高速锁相环.为优化锁相环整体的相位噪声及参考杂散性能,分析了差分电荷泵和LC压控振荡器的相位噪声,并且讨论了多模分频器的设计方法.高速锁相环的整体芯片版图面积为490μm×990μm.测试结果表明,在频偏1MHz处的相位噪声为-90dBc,参考杂散为-56.797dBc.

摘要：研究应用于K波段相控阵收发系统的差分反射负载型无源移相器的设计方法.基于TSMC 90nm CMOS工艺实现了一个5bit移相器,其反射负载由电感和变容二极管并联组成.测试结果表明,该移相器的移相误差在23~25GHz频带内小于6°,在22~26GHz频带内小于15°.又基于相同工艺提出了一个改进的6bit移相器,采用品质因数相对较高的叉指电容阵列替代传统的变容二极管,通过开关控制实现电容值的改变.仿真结果表明,改进版移相器的移相误差在23~25GHz频带内小于4°,在22~26GHz频带内小于8°.

摘要：开关变换器由于其低功耗,输出电压可变等优势,广泛应用于电源管理领域,然而随着工艺的发展,为了提高变换器的转换效率.使用动态偏置技术与死区时间控制技术,结合一款基于电压模式的BUCK DC-DC转换器进行仿真验证.降低开关变换器中功率管的导通损耗与交叠损耗,降低整体功耗,提高整体转换效率.实现了输入3.6V,负载电流200mA情况下最优,转换效率为91.67%,改善了性能指标.

摘要：基于TSMC90nm CMOS工艺设计了一款高性能锁相环.深入分析了电荷泵的噪声和杂散性能,讨论了LC压控振荡器的锁定范围理论计算以及相位噪声,并且给出了环路滤波器的设计方法.通过MATLAB软件对锁相环整体相位噪声进行系统建模与分析,以优化锁相环的整体相位噪声.整体芯片面积为530μm×720μm,功耗为33mW.测试结果表明,在频偏1 MHz处的相位噪声为-110.6dBc,参考杂散-56.935dBc.

摘要：基于25.2GHz整数电荷泵锁相环(CPPLL)的设计需求,采用TSMC90nm CMOS工艺设计了一款中心谐振频率为25.2GHz的低相位噪声LC压控振荡器.采用单平衡混频器的工作原理,重点分析并建立了关于尾电流源的相位噪声的数学模型,同时进行了合理优化.经过仿真及测试验证,压控振荡器的谐振频率范围为22.77~28.5GHz,相位噪声为-100dBc/Hz@1 MHz,电路功耗为15mA.

摘要：随着工艺和技术的不断发展,对ADC的无杂散动态范围(SFDR)的要求越来越高。提出了一种窄带Dither技术来改善流水线ADC的SFDR。介绍了Dither的原理和产生电路。基于TSMC 90nm CMOS工艺,设计了一种12位100 MS/s ADC。在该ADC中运用了Dither技术,并对Dither技术的运用效果进行了仿真与验证。结果表明,当输入信号幅度为63.25mV、频率为9.325 MHz、采样频率为50 MHz时,该ADC的SFDR为77.97dB。采用Dither技术后,在保证SNR几乎不变的情况下,SFDR可达84.79dB,较不采用Dither技术提高了6.82dB。