摘要：针对传统硅基电路布局算法在碳纳米管(CNT)密度变化的碳纳米管场效应晶体管(CNFET)电路上表现出时序良率不高的问题,提出一种基于段内关键门的全局布局算法.首先自底向上逐级分析电路各个层级,依次建立门延迟、门树延迟模型,在此基础上结合CNFET电路相关矩阵建立包含延迟均值和方差的段统计延迟模型;然后通过理论分析确定时序良率与段的统计延迟之间的相关关系;最后利用CNFET电路不对称空间相关性,使用网格搜索策略不断迭代调整段内关键门位置,以降低段延迟.在OpenCores中4个测试电路上的实验结果表明,所提算法平均提高了20%的电路时序良率,在执行时间上比CNT密度变化感知的基准方法降低25%,揭示了其在高时序良率要求的大规模电路中应用的潜力.

摘要：微架构设计是处理器开发的关键阶段,处在整个设计流程的上游,直接影响性能、功耗、成本等核心设计指标.在过去的数十年中,新的微架构设计方案,结合半导体制造工艺的进步,使得新一代处理器能够实现更高的性能和更低的功耗、成本.然而,随着集成电路发展至“后摩尔时代”,半导体工艺演进所带来的红利愈发有限,功耗问题已成为高能效处理器设计的主要挑战.与此同时,现代处理器的架构愈发复杂、设计空间愈发庞大,设计人员期望进行快速精确的指标权衡以获得更理想的微架构设计.此外,现有的层层分解的设计流程极为漫长耗时,已经难以实现全局能效最优.因此,如何在微架构设计阶段进行精确高效的前瞻性功耗估计和探索优化成为关键问题.为了应对这些挑战,机器学习技术被引入到微架构设计流程中,为处理器的微架构建模和优化提供了高质量方案.首先介绍了处理器的主要设计流程、微架构设计及其面临的挑战,然后阐述了机器学习辅助集成电路设计,重点在于使用机器学习技术辅助微架构功耗建模和设计空间探索的研究进展,最后进行总结展望.

摘要：提出了一种具有宽带共模噪声抑制和吸收性能的高选择性双频平衡带通滤波器。通过改变耦合线的阻抗参数可以调节两个通带的中心频率,改变耦合线和加载枝节的电长度可以控制传输零点和双通带的带宽。通过加载4个接地电阻,所提滤波器可以实现宽带共模噪声吸收,并具有良好的共模噪声抑制性能。为了验证所提滤波器的性能,加工了一款中心频率为0.71 GHz和2.37 GHz的双频平衡带通滤波器。实测结果表明,该滤波器差模滤波性能良好,具有多个传输零点。在0~4.04 GHz频率范围内共模噪声抑制大于28 dB,在0~3.67 GHz频率范围内共模噪声吸收大于10 dB,在0~4.37 GHz频率范围内共模噪声的吸收率大于90%,对于共模噪声的消除具有良好的提升效果。

摘要：随着无线通信系统的快速发展,尤其是5G时代的来临,带通滤波器作为射频前端的选频器件被广泛应用于各种系统.近年来,人们对通信的需求日益提升,因此滤波器的小型化、低成本以及高性能等方面的要求成为业内研究的重点.现代工艺技术的发展为带通滤波器的设计提供了多种方法,如使用阶跃阻抗谐振器设计微带带通滤波器、利用互补开环谐振器作为基本谐振单元构造宽带带通滤波器和基于E型双模谐振器设计微带带通滤波器等.然而,这些微带滤波器的尺寸较大,令实现小型化的目标难以实现.由于集总元件具有体积小、成本低、带宽宽、元件间相互作用小等优点,在射频器件设计中发挥着重要作用.相较于基于集成无源器件(Integrated Passive Device,IPD)工艺和低温共烧陶瓷(Low-Temperature Co-fired Ceramic,LTCC)工艺的带通滤波器,这种单层宽带带通滤波器具有更低的生产成本、更少的损耗限制,以及避免了基于表面贴装器件的成本和制造公差等问题.由于其采用交指电容和微带电感的简单实现方式,该方法所设计的滤波器还具有工艺简单和体积小的优点.基于单层印刷电路板(Printed Circuit Board,PCB)工艺,本文提出了一种新型高选择性宽带带通滤波器.该电路结构对称,由多组对称的串联谐振器构建滤波器通带和带外多零点特性.其中,为了增强阻带的抑制能力和滤波器的频率选择性,添加多对接地的串联谐振器在通带左右两侧各增加一个传输零点,两个传输零点独立控制,互不影响.使用奇偶模分析方法对电路进行分析,以求解传输零点,并给出零点解析式.随后,对带通滤波器的传输零点频率、中心频率、3 dB相对带宽以及品质因数等参数变化进行分析.为了实现小型化和低成本的要求,该电路中的所有集总元件均由交指电容和微带电感实现.交指电容是一种多指周期性结构,具有多个几何变量,如指长、指宽、指间间隙、指端间隙和指数等.这些变量使得交指电容的结构具有较大的自由度,同时也增加了结构优化的难度.同理,微带电感的电感值可通过改变其长度和宽度进行调节.为了验证带通滤波器设计方法的有效性,基于单层PCB工艺,对工作在4.52 GHz的滤波器进行仿真、制造和测量,使用HFSS软件对滤波器整体结构进行优化.所用介质基板为Rogers RO4350B,其相对介电常数为3.66,损耗正切角为0.0037,板厚为1.524 mm.测试结果表明,3 dB相对带宽为38.9%,在中心频率4.52 GHz处插入损耗最小(为1.68 dB),回波损耗优于21.45 dB,谐波抑制水平为7.7~9.4 GHz大于19.6 dB,通带内测试的群时延在0.56~1.2 ns变化.本文展示了一种单层低成本宽带带通滤波器,基于奇偶模电路和解析方程,详细阐述了滤波器的设计原理.该滤波器采用交指电容和微带电感作为集总元件,实现了小型化和低成本.实物测试进一步验证了滤波器的可行性,证明了其性能良好,具有体积小、损耗低、宽频带和选择性好等优点,适用于单层PCB工艺,易于与无线通信系统集成.

摘要：随着集成电路特征尺寸逼近物理极限,硅通孔(TSV)实现层间互连的三维集成电路(3D IC)成为延续摩尔定律的一种趋势.但现有集成电路设计工具、工艺库、设计方法尚不成熟,难以实现三维集成中超大尺寸基板芯片的时序收敛问题.为此,本文提出了一种利用现有传统的EDA工具完成基于TSV的3D IC物理设计的流程.首先,用热应力模型将三维硅通孔投影成二维阻挡层,从而将三维集成电路设计转化成若干含阻挡层的二维集成电路分别实现;其次,针对超大尺寸基板芯片的时序收敛困难问题,提出了一种标准单元布局方法,通过在版图中划定若干固定放置区用于限定关键时序单元的摆放,并迭代确定这些关键单元在固定放置区中的位置,实现大尺寸芯片的时序收敛.基于所提出的三维集成电路设计流程完成了一款三维集成的网络路由芯片基板芯片的设计,结果表明,相比传统的设计流程,提出的3D IC物理设计流程可使超大尺寸基板芯片从时序无法收敛优化到可收敛并满足时序要求,验证了所提出的3D IC物理设计流程的可行性.

摘要：针对快速傅里叶变换处理器中运算通路深流水线气泡会导致性能损失以及不同点数的快速傅里叶变换存在吞吐率不均衡问题,提出了一种可以同时支持多个快速傅里叶变换数据混合处理的优化方法。设计了一种深度流水的可配置蝶形处理电路以及可支持多数据块混合处理的块浮点处理架构,使得在同一硬件框架下可支持1个基9/2个基8/3个基5/4个基4/5个基3的高精度蝶形运算,运算速率和资源效率较高。基于上述方法,实现了一种支持4G/5G标准的多模高性能快速傅里叶变换处理器,可以支持64~4 096点的FFT/iFFT和12~3 240点的DFT/iDFT处理(60种点数模式)。该快速傅里叶变换处理器基于55 nm CMOS工艺实现,面积1.59 mm^(2),最高工作频率500 MHz,单数据模式下最大吞吐率1.5 GS/s,混合数据模式下最大吞吐率2.2 GS/s。与近年研究相比,该设计在增加较少资源的情况下,实现了更多点数支持、更高的吞吐率(2X~6X)和各种点数下更均衡的性能。

摘要：集成电路专业紧密围绕国家重大需求和行业关键问题,培养具有芯片设计(EDA)、芯片材料和工艺、装备研制等创新与创业能力的人才是未来科技发展的重要战略基础。系统地研究了我国集成电路专业的设置及演化历程,分析了人才培养及专业定位,进而以北京邮电大学集成电路专业为例,面向国家对本领域专业人才的迫切需求,立足北邮科研特色,提出了“思·专·创”创新人才融合培养模式,在大思政教育格局下,建设“三位一体”思政育人体系、“一核多元”专业能力培养体系、搭建“三载体”形成创新创业教育生态。

摘要：三原子催化剂(TACs)在二氧化碳还原反应(CO2RR)中展现了巨大潜力,设计新型三原子催化剂具有重要意义。本工作利用第一性原理,建立了单层多孔氮化石墨烯(C2N)负载的过渡金属三聚体(3TM-C2N, TM = Mn, Mo, Ru, Ti)催化剂用于将二氧化碳(CO2)还原为甲烷(CH4)。计算结果表明,3TM-C2N催化剂结构稳定,不但能有效吸附和活化CO2,而且对析氢反应(HER)有良好的抑制性。吉布斯自由能分布图显示,CO2RR在3TM-C2N上会以不同的反应路径生成CH4。极限电势(UL)分析显示,3Mn-C2N表现出了最好的催化性能,对应的UL为−0.44 V。这些发现不仅为实验上调控C2N基催化剂提供了理论依据,还对开发其他高效的CO2RR电催化剂有一定的指导意义。

摘要：提出了一种片内存储器的可测性设计方法。在详细分析了边界扫描技术的结构,功能与控制原理的基础上,设计了一种存储器测试接口。该接口符合JTAG标准(IEEE1149.1标准),其中包含了标准的指令寄存器设计,用来控制访问不同的扫描链。在权衡了测试效率和芯片面积的基础上,提出了一种在线测试器电路的设计方法。实验表明,该测试电路可以以小的面积开销而节省大量测试时间。