摘要：介绍采用遗传算法解决软硬件划分问题 ,具体讨论在遗传算法实现过程中的编码和解码、适应值函数的选取、选择、交叉、变异算子的实现、收敛准则的决定等问题的处理 .与已发表文献的处理方法进行比较 。

摘要：为了增强SRAM型FPGA抗单粒子翻转破坏的能力并减少硬件开销,提出一种面向查找表的基于可观性度量的选择性三模冗余方法.首先定义查找表发生单粒子翻转(SEU)故障的一种可观性概念,并结合概念给出理论计算公式;然后根据计算出的查找表可观性分布筛选出SEU敏感查找表;最后插入相应的冗余电路.此方法能够以较小的冗余比例,使得电路的抗SEU性能接近全三模冗余的效果.对MCNC’91的18个规模不同的电路进行实验的结果表明,文中方法平均只需要冗余37%的查找表,并且冗余后电路的抗SEU性能为92.6%,相比全三模冗余节省了63%的硬件开销,说明该方法能够在有效地提高电路的抗SEU性能前提下取得显著的硬件节省效果.

摘要：本文介绍采用平行/流水线操作原理的16× 16位数字乘法器的工作原理和单片集成结果.整个电路由二相非重叠时钟控制,利用标准单元设计,由7000多门组成芯片,在双层铝布线的 2μm CMOS工艺上制备,能实现最高乘法操作每秒 7 MHz,芯片的面积为 8758 × 8878 μm.

摘要：VHDL AMS语言为模拟和混合信号系统设计提供了统一的建模和模拟方法 介绍了VHDL AMS语言支持的建模特征和基本语法元素 ,分析了基于该语言的模拟及混合信号系统建模方法方面的问题 ,包括模拟系统的守恒系统建模方式和信号流建模方式、系统方程与变量的对应关系以及混合信号机制 通过实例分析 ,验证了VHDL

摘要：近年来,随着新的器件和结构的引入,高密度可编程器件(HC-PLD——High-Capacity pfo-grammable logic device)的市场有了显著的扩展.这些新的器件为设计提供了更大的灵活性,同时,也要求设计工程师能从中找出最适合其应用的器件.正确的器件选择能使产品和市场成功,而选择器件的失误则会导致设计受阻.为了作出正确的选择,设计师要对各种不同的HCPLD器件——尤其是复杂可编程器件(CPLD)与现场可编程门阵列(FPGA)

摘要：VHDL AMS语言支持连续系统和连续 /离散混合系统的描述与模拟 ,其中新增加的中断语句用于描述连续系统出现的不连续性行为 分析了目前模拟器在中断语句的中断列表的模拟方面存在的问题 ,提出用列方程计算与直接计算的结合法求解预定义属性Q’dot,Q’integ的解决方法

摘要：针对CMOS集成电路设计对芯片漏电功耗估算的要求以及漏电功耗与温度呈指数依赖关系的特点,提出了一种温度感知的模块级漏电功耗估计策略。该策略通过在漏电功耗估计过程中引入热分析技术,把模块由于自身耗能所引起的温度变化及时反馈到漏电功耗估计过程中,从而精确计算出模块在工作温度实时变化条件下的漏电功耗。其核心是在功耗估算过程中建立温度-功耗循环,此循环的基础是漏电建模和散热建模。该策略可以较好地克服传统的漏电功耗估计方法不能反映温度实时变化的影响的缺陷,有效提高门级漏电功耗估计方法的准确度。通过对实验数据进行分析,论证了这一策略的有效性。

摘要：提出了一种新型的数字锁相环 (DPLL) ,它的相频检测器采用全新的设计方法 ,与传统电荷泵锁相环相比 ,具有快速锁定、低抖动、低功耗、频率范围宽、且能消除相位“死区”的优点。锁相环在 1.8V外加电源电压时 ,工作在 6 0～ 6 0 0MHz宽的频率范围内 ,最大功耗为 3.5mW。采用分数分频技术 ,具有较小的输出频率间隔 ,并利用Σ Δ调制改善相位噪声性能。设计采用 0 .18μm ,5层金属布线工艺。峰 峰相位抖动小于输出信号周期(Tout)的 0 .5 % ,锁相环的锁定时间小于参考频率预分频后信号周期 (Tpre)的 15 0倍。

摘要：A digital phase-locked loop （DPLL） based on a new digital phase-frequency detector is presented. The self-calibration technique is employed to acquire wide lock range,low jitter, and fast acquisition. The DPLL works from 60 to 600MHz at a supply voltage of 1.8V. It also features a fraetional-N synthesizer with digital 2nd-order sigma-delta noise shaping, which can achieve a short lock time,a high frequency resolution,and an improved phase-noise spectrum. The DPLL has been implemented in SMIC 0. 18μm 1.8V 1P6M CMOS technology. The peak-to-peak jitter is less than 0. 8% of the output clock period and the lock time is less than 150 times of the reference clock period after the pre-divider.

摘要：文中概括地介绍了VHDL AMS语言 ,研究了其混合信号机制 ,提出了一种新的同步算法及四种确定A到D转换时间的算法 ,实现了一个基于这种语言的混合信号模拟器 。