摘要：随着FPGA规模大幅度提高,配置数据的规模也迅速增加,从而导致FPGA重构时间的增加,并使得存储多个配置的存储器成为基于FPGA的嵌入式系统成本的最大因素.针对Virtex系列FPGA配置数据的结构特点,提出了一种基于LZW改进的配置数据压缩算法,并通过数字信号处理领域和数字通信领域的5个常用模块进行验证,取得了显著的压缩效果.

摘要：3D NoC映射通常涉及大量IP核及节点,使传统映射算法效率较低.为减少映射算法的执行时间,提高其优化能力,在传统蚁群算法（ACA）的基础上,提出一种动态蚁群算法（DACA）.该算法采用逻辑斯蒂S形函数的变化形式,在每轮迭代开始前,依据当前迭代次数动态调整参数α,β及蚂蚁总数M.实验结果表明,与ACA相比,DACA可以缩短执行时间,提高算法性能;在面向随机任务时,其单位时间优化能力可以提升38.2%~65.9%;而当面向多媒体系统的真实应用时,其单位时间优化能力可以提升25.3%~32.7%.

摘要：对当前纳米级低功耗设计中静态功耗的产生机理以及各种降低漏电流功耗的电路设计理论及其特点做详细的论述,以期为相关研究、设计人员提供有益参考。

摘要：随着深亚微米工艺技术的发展,同一芯片上集成多个处理器得以实现.通信架构是多处理器片上系统的瓶颈,而高效的仲裁器可以解决多个处理器同时访问共享资源引起的冲突和竞争,从而防止系统性能的下降.提出一款算法简单的动态自适应仲裁器.它可以自动调节各个处理器占据的总线带宽,避免饥饿现象.基于多处理器仿真平台的实验结果显示它比传统的仲裁器减少了68%的任务完成时间,缩短了78%的总线等待时间,并且能更好地控制各处理器的总线带宽.

摘要：为了探寻在不同的系统负载和系统约束下选择最佳的仲裁算法方案,本文以固定优先级、轮转优先级、混合优先级、加权随机算法4种仲裁算法为载体,在一个包括操作系统在内的软件支持的可配置的片上多处理器系统平台中,研究不同类型通讯任务要求下对系统性能的影响。以任务完成时间为标准得出以下结论:(1)独立任务下带OS的MPSoC采用可调的加权随机仲裁算法性能最好;(2)流水线任务下不带OS的MPSoC采用轮转优先级仲裁算法性能较佳;(3)在不同类型的通讯任务下轮转优先级算法表现稳定;(4)总线负载较重的情况下混合优先级算法表现出色。另外,本文还对仲裁算法对系统实时性的影响进行了阐述。

摘要：对高质量随机数的要求与日俱增,导致了真随机数发生器受到广泛关注;系统芯片技术的出现和发展,提出了实现片上随机数发生器的需要;鉴于这两个现实状况,该文提出了一种基于锁相环噪声源的随机数发生器实现方法。实验结果表明该方法具有真随机性,易于实现和系统集成。

摘要：为了有效缓解SoC设计中设计周期和设计规模之间的矛盾,需要引入一种科学的思维方法。使用完整的工程学原则指导SoC的设计是问题解决的根本途径。文章充分借鉴成熟的软件工程研究思想,在对基于IP重用设计方法学研究基础上,对基于重用的SoC设计过程进行了建模,提出了一个新的工程过程模型———CPD模型,该模型的提出为SoC设计领域内各种无序的活动有序化做了尝试和努力。

摘要：便携式多媒体通信终端产品将在未来几年内成为消费电子市场的主导,要求在现有的通信类终端产品基础上增强多媒体功能,从硬件结构到软件系统都需做出较大改进,文中在预测其硬件结构为可重构SoC的基础上,详细介绍了目前相关的硬件和软件方面的研究。

摘要：针对H3MP-16多核处理器,设计一套用于测试其性能的流媒体演示系统。介绍处理器的硬件体系,阐述测试系统的结构和功能,给出流媒体软件设计方案。该流媒体演示系统通过使用原始套接字进行数据包收发,实现FFMPEG的在线传输与同步播放,并能对丢包率进行统计,对播放速率和效果进行调节,从而为多核处理器提供了一个良好的测试和演示平台。

摘要：随着半导体工艺技术的发展,在单一芯片上集成多个处理器核已成为可能,在高端应用需求的驱动下,片上多处理器系统(Multi-Processor System-On-a-Chip,MPSoC)为高度并行的计算和通信提供了一种可行的解决方案。本文首先描述了一种基于AMBA-AHB层次总线结构的片上多处理器系统硬件架构,然后以此为基础实现了2种并行化的JPEG解码算法。实验采用Altera Stratix II FPGA器件,整个系统运行在60 MHz的时钟频率下,与采用单个处理器实现的串行JPEG解码算法相比较,在集成了4个处理器核的MPSoC系统架构上实现的并行JPEG解码算法得到的最大加速比为2.23。