摘要：随着超低功耗(Ultra-Low Power,ULP)物联网(Internet of Things,IoT)系统的发展,采用能量注入技术的快速启动晶体振荡器因对IoT系统功耗影响巨大而逐渐成为研究热点.能量注入技术可以显著降低晶体振荡器的启动时间和启动能量,但是对注入源的精度要求苛刻.为了扩大注入频偏容限以及实现高注入效率,本文提出了一种基于延迟锁定环的相位误差校正技术.该技术将注入频偏容限扩大到2%,启动过程的非注入持续时间仅为4个周期,实现了高效注入.本文所述晶体振荡器采用40 nm CMOS工艺设计并流片.在1.0 V电源电压下采用24 MHz晶体进行测试,当注入频偏高达2%时,实现了7.2μs的启动时间,启动能量为5.1 nJ.相比同频偏下的传统注入方案,启动时间缩短了99.66%.

摘要：针对频谱资源短缺和传统的智能反射面无法实现全空间覆盖的问题,研究了同时透射和反射的可重构智能表面(simultaneously transmitting and reflecting reconfigurable intelligent surface, STAR-RIS)辅助通信感知一体化系统。通过分配功率和子载波资源并优化STAR-RIS系数矩阵,使得在保证感知功能的前提下,最大化通信和速率。设计了一种交替优化算法,将多变量之间相互耦合的非凸问题解耦转化为3个凸的子问题。首先,松弛子载波选择变量后使用惩罚函数和逐次凸逼近算法;然后,直接求解功率分配变量的凸子问题;最后,使用半正定规划并把秩一约束改写为核范数与谱范数之差,将其作为惩罚函数,使用逐次凸逼近以优化STAR-RIS系数矩阵。仿真结果表明,与传统RIS相比,所提方案的性能取得了显著提升。

摘要：针对脑电信号(electroencephalogram,EEG)运动想象中单一特征无法多维表征信号中的信息导致的分类准确率不高的问题,提出一种基于样本熵和共空间模式特征融合的特征提取算法。算法先对原始脑电信号进行小波包分解,从中选择包含μ和β节律的分量进行重构,然后分别提取重构信号的样本熵和CSP(common spatial pattern,CSP)特征,将两者融合组成新的特征向量,使用所设计的一维卷积神经网络对其进行识别获得分类结果。所提方法在2003年BCI Dataset III中获得了91.66%的分类准确率,在2008年BCI Dataset A中获得了85.29%的平均分类准确率。与近年来文献中提出的多特征融合算法相比,准确率提高了7.96个百分点。

摘要：提出同时将透射和反射可重构智能表面(Simultaneously transmitting and reflecting reconfigurable intelligent surfaces,STAR-RIS)与通信感知一体化(Integrated sensing and communication,ISAC)系统结合,以实现全空间的通信与感知。同时在STAR-RIS上应用一种低成本的传感器实现了在STAR-RIS上进行目标感知,解决了雷达感知的严重路径损耗问题。基于此,本文研究了STAR-RIS辅助位于STAR-RIS两侧的多用户多输入单输出(Multi-usermulti-input single-output,MU-MISO)以及一个位于STAR-RIS透射侧的目标的ISAC系统,旨在联合优化STAR-RIS的被动波束成形矩阵和ISAC基站处的主动波束成形矩阵,以最大化用户的通信和速率,同时满足目标感知的最低信噪比要求。为了解决优化过程中的非凸问题,提出了一种基于分式规划的块坐标上升算法,将优化变量分为几个块变量交替优化。在迭代优化后续波束成形问题上,应用了连续凸逼近和半正定松弛算法。与传统的可重构智能表面相比,仿真结果验证了在ISAC系统中部署STAR-RIS的优点。同时将所提的基于分式规划的算法与基于加权最小均方误差的算法进行了对比并验证了所提算法在提高通信和速率上的优势和有效性。

摘要：提出了一种具有新型多功能空间馈电平面的阵列天线,可以同时实现透/反射两个波束。该阵列通过快速响应编码对圆环反射单元和透射单元进行合理分布,以实现不同极化方向的透/反射波束。基于所提出的透射和反射单元,设计并制造了具有25×25个单元的透射-反射阵列天线,分别产生θ=0°向后的x极化方向的反射波束和θ=180°向前的y极化方向的透射波束。该天线的中心频率为22 GHz,测试结果表明,反射波束最大增益为22 dB,3 dB增益带宽达到28%;透射波束的最大增益为19.2 dB,3 dB增益带宽达到27%。

摘要：阐述机器学习技术的优势,分析其在集成器件TCAD技术中的应用特点。针对TCAD技术课程现状,提出基于机器学习的集成器件特征提取、电学性能建模、优化设计技术,以增强TCAD技术应用。

摘要：针对传统卷积神经网络计算复杂度高,耗时较长,难以应用到嵌入式移动端的问题,提出了一种以ZYNQ芯片作为主控的FPAG联合ARM实现的的神经网络加速系统。该系统的PL部分采用纯RTL开发,对卷积层的输入层和输出层进行了全并行化,对卷积窗口进行完全的展开,在一个时钟周期内可以同时完成81次乘法运算,同时对池化层和全连接层采用流水线的优化方式。相比常用的使用高层次综合工具进行优化的方法,该系统使用RTL语言从零开始设计卷积神经网络各个模块,进行了细粒度的优化,避免了冗余逻辑资源的产生,充分利用了片上资源。针对MINIST手写数字识别的网络模型,该系统的DSP利用率达到了95%,在100 MHz时钟频率下,硬件单帧图像处理时间仅为0.81 ms,功耗仅为1.601 W。

摘要：基于0.18μm SiGe BiCMOS工艺,设计了超高速高精度数模转换器(DAC),其时钟采样率为4 GS/s、精度为14 bit。为满足4 GHz处理速度,该DAC中所有电路均采用异质结晶体管(HBTs)搭建。为了降低功耗和节约面积,本设计采用10+4分段译码的方式,其中低10位电流舵使用R-2R梯形电阻网络,而高4位使用温度计码结构。仿真结果表明,所设计DAC的DNL、INL分别为0.54 LSB和0.39 LSB,全奈奎斯特频域内的无杂散动态范围均大于82 dBc。在3.3 V和5 V混合电源供电下,整个DAC的平均功耗为2.39 W。芯片总面积为11.22 mm^(2)。

摘要：在后摩尔时代里,Chiplet是当前最火热的异构芯片集成技术,具有复杂的多芯粒堆叠结构等特点。为了解决Chiplet在不同堆叠结构中的芯粒绑定后测试问题,基于IEEE 1838标准协议,该文提出一种适用于Chiplet测试的通用测试访问端口控制器(UTAPC)电路。该电路在传统测试访问端口(TAP)控制器的基础上设计了Chiplet专用有限状态机(CDFSM),增加了Chiplet测试路径配置寄存器和Chiplet测试接口电路。在CDFSM产生的配置寄存器控制信号作用下,通过Chiplet测试路径配置寄存器输出的配置信号来控制Chiplet测试接口电路以设置Chiplet的有效测试路径,实现跨层访问芯粒。仿真结果表明,所提UTAPC电路适用于任意堆叠结构的Chiplet的可测试性设计,可以有效地选择芯粒的测试,还节省了测试端口和测试时间资源并提升了测试效率。

摘要：本文提出了一种基于机器学习的高效率集成电路可测性设计技术.该技术以自动收集的数据作为训练集,以决定系数为评价指标,为每类目标参数选择出最佳预测模型,并预测出基于不同配置参数的可测性设计结构所对应的目标参数,最后使用最优配置推断技术,以目标参数差值的加权和作为衡量指标,输出最优的可测性设计配置参数.实验数据表明,针对可测性设计技术中最重要的测试覆盖率参数,平均预测误差仅为0.0756%;根据目标参数差值的加权和的最小值情况,实现高效推断芯片可测性设计的最优配置参数.该技术的预测效果具有高可靠性,能够在保证高测试覆盖率的前提下,有效减少测试成本和面积开销等.