摘要：利用WiFi背景噪音,传统K-NN和Bagging算法可有效识别较少人体行为,但对较多状态:无人、走、坐、站、睡、跌倒、跑,实验发现,单纯使用K-NN和Bagging算法分类效果并不理想,故设计了一种新的融合算法.实验结果证实,融合算法相较于K-NN和Bagging算法可以大幅提高识别准确率,将新算法应用于多人混合状态识别也取得较好的识别准确率.

摘要：忆阻器阵列能够有效地加速神经网络中的矩阵运算,但会受到老化的影响,导致忆阻器阵列计算精度不满足要求.为了继续使用忆阻器阵列,提出一种基于重编程忆阻单元数量约束的闭环重映射算法.首先根据忆阻器阵列的老化分布得出行偏差矩阵;然后以行偏差矩阵中的最小值为起始点开始映射,直至重映射关系形成闭环;通过在映射过程中设置行偏差约束,使得重映射后的行偏差总和尽可能小,达到提高计算精度的目的;通过对重编程单元数量进行约束,尽可能减少需要重新编程的忆阻单元数量,减轻重编程造成的忆阻器阵列老化.在Pytorch上采用MINST数据集进行仿真测试的实验结果表明,所提算法不仅能够有效地提高忆阻器阵列的计算精度,而且与国际上同类方法相比,在达到相同计算精度的前提下,最多可以减少75.43%的重编程单元数.

摘要：随着集成电路制造技术的不断发展,芯片测试已经成为一个令人关注的热点.针对集成电路测试中存在测试数据量大、测试功耗高等问题,提出一种基于Viterbi的低功耗测试压缩方案.首先利用测试立方的X位做低功耗填充来增强解码后测试模式相邻位之间的一致性;然后以增加测试立方中的X位为目标进行分段相容编码,将填充后的大量确定位重新编码为X位,从而提高Viterbi压缩中种子的编码效率;最后利用Viterbi算法压缩编码后的测试立方集.整体方案以分段相容编码思想为基础,建立了一个协同解决测试压缩和测试功耗问题的测试流程.实验结果表明,文中方案不仅能取得较好的测试数据压缩率,减少测试存储量,而且能够有效地降低测试功耗,平均功耗降低53.3%.

摘要：为提高集成电路测试效率,提出一种结合三态信号的改进游程编码压缩方法。先对原始测试集进行部分输入精简处理并填充测试集的无关位,再对经过预处理的测试集根据游程长度进行变长分段处理找出最优段长。按照游程长度的出现频率对最优段长下的参考位设置编码表进行编码压缩,使用三态信号编码标志位并将编码压缩后的测试集存入自动测试设备(ATE),最终通过设计解压电路对ATE中存储的压缩数据进行无损解压。实验结果表明,在硬件开销未明显增加的情况下,该方法的测试数据平均压缩率达到74.39%,优于同类压缩方法。

摘要：随着3D堆叠技术的不断发展,芯片测试已成为一大研究热点。为了减少三维堆叠集成电路(three dimensional stacked integrated circuits,3D-SICs)绑定前和绑定中的总测试时间,提出了基于芯核分层布图的改进模拟退火算法和扫描链分配算法,通过将芯核均匀地分配到各层上实现对各层电路中芯核合理化地布图,再利用"绑定中测试"复用"绑定前测试"扫描链的方式,协同优化绑定前和绑定中的总测试时间和硬件开销。在ITC’02基准电路上的实验结果表明,本文方法在TSV数量的约束下,测试时间和硬件开销分别最高降低了27.26%和89.70%,且各层芯核布图更加均匀。

摘要：对于产品概念设计中较大规模的与或非功能树,常通过逻辑简化来消减冗余,但逻辑简化会导致创新能力的损失。为此,面向与或非功能树,提出了无损简化的策略。给出了与或非功能树无损简化的严格定义,建立了与或非功能树到AND/OR树的转换方法,针对AND/OR树证明了若干无损简化定理,在此基础上生成了与或非功能树的无损简化算法。通过应用实例,证明该无损简化策略可在保证逻辑等价和创新能力不损失的前提下有效缩减计算量,提升创新推理的效率。

摘要：三维集成电路通过使用硅通孔(through-silicon vias,TSV)作为垂直方向上芯片的通信链路,具有高密度,高带宽,低功耗等优点.由于TSV在制造和使用过程中可能会出现故障,导致整个三维芯片的故障.为了提高三维芯片的良品率,TSV的良品率必须尽可能的提高.本文提出了一种新的基于对角线的TSV容错方案,并提出了基于最大流算法的故障修复算法,在TSV出现故障时使用对角线中的冗余TSV来修复故障TSV以提高整个三维芯片的良品率.实验结果表明,相比基于路由的容错方案,本文提出的基于对角线的TSV容错方案,芯片修复率可以达到98.38%至98.96%,方案造成的面积开销降低了70%左右。

摘要：对硅通孔(Through Silicon Via,TSV)进行绑定后测试可以有效地提升三维集成电路的性能和良率。现有的测试方法虽然对于开路和桥接故障的测试能力较高,但是对于泄漏故障的测试效果较差,并且所需的总测试时间较长。对此,提出了一种基于分压电路的TSV绑定后测试方法。该方法设计了一种分压电路,进行泄漏故障测试时可以形成一条无分支的电流路径,有效提高了对泄漏故障的测试能力。此外,该方法测试开路故障和泄漏故障时的电流路径不会相互干扰,可以同时测试相邻TSV的开路故障和泄漏故障。实验结果表明,该方法可以测试10 kΩ以下的弱泄漏故障,并且在工艺偏差下依然能够保持较高的测试能力。相比同类测试方法,该方法所需面积开销更小,所需总测试时间更少。

摘要：在多线程程序执行过程中,遇到同步屏障(Barrier)时,进度快的线程需要等待进度慢的线程,导致执行进度快的处理器处于等待状态,不仅影响性能且浪费功耗。对基于片上网络的多核处理器来说,数据包在网络中的路由过程所耗费的时间占据了较多的线程执行时间。为了均衡多线程的执行进度提升性能,本文提出了线程感知的虚拟通道分配和片上网络路由方案:一种动态的为执行进度慢的线程优先分配虚拟通道的机制AVCA和关键线程拥塞避免的路由策略CTCAR。实验结果表明,与传统没有线程感知路由算法相比,本文所提出的组合方案可以有效降低多线程应用程序数据包在片上网络传输时的平均延迟。

摘要：三维堆叠集成电路(3D-SIC)主要采用过硅通孔(through silicon via,TSV)技术来实现电路在垂直方向上的互连,但TSV在制造过程或绑定后阶段都有可能出现失效,导致整个芯片无法正常工作。针对通过TSV绑定后的3D芯片,利用信号在导体中传输的不可逆性,在测试信号发送端施加两次不同测试激励,在其他层的测试信号接收端增加反弹模块,再利用触发器和多路选择器将两次反馈结果进行比较,实现针对TSV的测试。实验结果表明,180nm CMOS工艺下,与同类方法比较,提出的测试结构面积和测试平均功耗分别减少59.8%和18.4%,仅仅需要12个测试时钟周期。有效地证明了结构具有面积和时间开销较小,功耗较低的特性。