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基于FPGA的准循环LDPC码低时延译码器设计
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《北京理工大学学报》2013年 第7期33卷 732-735页
作者：雷瑾亮 陈洪美 王爱华中国科学院微电子研究所北京100029 国家科技部高技术研究发展中心北京100044 北京理工大学信息与电子学院北京100081 
针对准循环低密度奇偶校验码(LDPC码),提出一种基于FPGA的低延时译码器硬件实现结构.该译码器基于最小和译码算法,充分利用FPGA的RAM存储结构及流水线运算方式提高译码吞吐量,降低译码时延.该结构适用于大部分准循环LDPC码,且译码迭代...
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