摘要：设计了一种深亚微米 ,单片集成的 5 1 2 K( 1 6K× 32位 )高速静态存储器 ( SRAM)。该存储器可以作为IP核集成在片上系统中。存储器采用六管 CMOS存储单元、锁存器型敏感放大器和高速译码电路 ,以期达到最快的存取时间。该存储器用 0 .2 5μm五层金属单层多晶 N阱 CMOS工艺实现 ,芯片大小为 4.8mm× 3.8mm。测试结果表明 ,在 1 0 MHz的工作频率下 ,存储器的存取时间为 8ns,工作电流 7m A。

摘要：介绍一种在CMOS工艺条件下,温度检测电路的实现方案,对温度检测的原理进行了深入分析,通过具体的电路设计验证了实现方案的可行性。电路在HHNECCZ6H工艺上流片。测试结果表明电路性能稳定可靠,提出的方案切实可行。电路可在-50°C到100°C范围内测温,精度可达正负3°C。

摘要：介绍一种新的CMOS功率放大电路,该电路既有开关型放大器的高效率的特点,同时又具备线性功率放大电路能输出可变包络的特点,而且可以根据实际需要对输出功率进行调节。电路在0.6μm工艺线上流片。经测试验证电路能在-20°C～80°C的温度范围内工作,工作电压范围为2.5V～5.5V,输出功率可在很大范围内进行调节,在5V条件下,最大输出功率可达6.25W。

摘要：本文设计了用于千兆以太网基带铜缆接收器均衡的甚高频自适应连续时间 Gm - C二阶带通滤波器。基于最陡梯度下降算法 ,带通滤波器的零点在 5 7～ 340 MHz的频率范围内可以自适应地调节 ,中心频率为 1.2 78GHz。通过外接电阻伺服环路 ,滤波器中跨导转换器的跨导值不受工艺偏差和温度变化的影响。采用 CSMC- HJ 0 .6μmCMOS工艺器件模型 ,用 Cadence Spectres仿真器仿真了设计的自适应滤波器电路 ,仿真结果验证了设计原理和设计的电路。系统的最长学习时间为

摘要：介绍了一种采用深亚微米 CMOS工艺实现单片集成发送器的设计 .它适用于 IEEE 80 2 .3ae多通道 1 0 Gbps以太网接口 (Ethernet) .发送器主要由时钟发生器、多路选择器、占空比调整电路和片内阻抗匹配的线驱动器组成 .为了提高传输速率发送器采用多相时钟结构 ,并且针对该种结构对发送器的功耗进行了系统优化 .文中设计的电路采用 0 .1 8μm工艺仿真 ,总体功耗为 95 m W,线驱动器差分输出幅度为 1 6 0 0 m V ,发送器的系统抖动为 5 0

摘要：提出了一种在标准数字 CMOS工艺条件下 ,提高片上螺旋电感性能的实用方法 ,以及在缺少双层多晶硅电容的情况下 ,可以大大节约芯片面积的一种电容实现方法 .介绍了这两种方法在电路设计中的一种应用 ,即利用0 .35 μm1P4 M标准数字 CMOS工艺实现的、单片集成的 L C压控振荡器 .

摘要：提出了一种组合电路设计错误诊断算法,该算法结合传统基于模拟的方法和可满足性问题求解技术,在不依赖于故障模型的条件下实现对电路逻辑错误的诊断定位.提出了基于布尔可满足性的增量式电路诊断方法,通过对可满足解依据电路结构信息筛选分级,提高了多错误诊断定位的分辨率和准确性;并提出多项启发式方法,避免了大量不必要的操作,使算法在时间和内存上保持有效性.实验结果表明,利用形式验证的技术来导向模拟的过程,抓住了高复杂度的多错误定位问题的特征,提高了电路错误诊断的效率.

摘要：详细阐述了一种用于百万像素数码相机的 CMOS 图像传感器接口电路设计及其 VLSI 实现;文章按照数码相机的功能要求进行整体设计,由上而下讨论了各个子模块的设计,并给出了电路的 FPGA 验证;本设计作为数码相机专用芯片的一部分用 0.6 μ m 工艺实现。

摘要：论述了基于 ＣＰＬＤ的通用并行接口设计。在嵌入式系统中采用 ＣＰＬＤ具有系统简单、灵活的优点。由于使用了 ＥＤＡ工具，在设计过程中直接进行逻辑验证，避免了系统设计过程中可能发生的错误。本设计采用了模块设计的方法，使设计过程简化。

摘要：提出一种改进的基于时间帧展开的时序电路等价验证算法,其来源于模型检查中的基于数学归纳的验证算法,在使用并简化了SAT问题中不可满足子集提取过程后,将基本条件检查和归纳检查合并处理.为了能在时间帧展开过程中减少状态搜索空间,利用结构不动点技术并提出了准动态唯一状态约束等改进的方法.实验表明,随着时间帧的不断展开,文中算法运行时间的增长速度明显慢于基于数学归纳法的验证算法,其适合验证经过时序优化后的电路.