摘要：提出了一种新的 MOS模拟单元电路的 STACK版图自动生成方法 .该方法将电路网表映射为扩散图 ,基于扩散图进行电路划分、模板匹配和对称查找 .提出的对称查找算法适用于非全对称电路的最大匹配对称结构查找 .文中改进了 Atallah欧拉路径生成算法 ,通过增加哑元条保证欧拉路径的生成 .对生成的 STACK,采用分布式寄生电容模型计算各个节点的寄生电容 ,并计算 STACK的面积和形状 。

摘要：提出了对版图进行划分的Ｖｏｒｏｎｏｉ图的算法：将Ｖｏｒｏｎｏｉ图进行变换，通过扫描技术，从下到上对每个点与交点进行处理，从而形成变换后的Ｖｏｒｏｎｏｉ图，最后将此图转换为Ｖｏｒｏｎｏｉ图．在计算中，针对集成电路的物理特性，改进了阱区附近的Ｖ图的生成以及多个水平位置点和兼并问题．算法时间复杂度为Ｏ（ｎｌｏｇｎ），空间复杂度为Ｏ（ｎ）．

摘要：基于ＳＲＡＭ编程结构的ＦＰＧＡ由于编程ＭＯＳ管的导通电阻，与ＡＳＩＣ相比连线时延较大，为使电路能正常工作，很多情况下设计者必须对电路中某些路径的延迟作出限制．例如，对某些关键路径，要求时延小于某个值；或对一组路径，要求其中任意２条路径的时延差不能大于某个值．提出的一种能考虑这些时间约束条件的ＦＰＧＡ模拟退火布局算法——ＰＴＣＰ，用约束条件指导模拟退火的方向．为了提高实现约束条件的成功率和获得更优化的结果，在模拟退火过程中，不是按常规单向降低温度，而是在适当的时刻提高温度，反复退火．最后，给出了实例证明ＰＴＣＰ算法的有效性．

摘要：本文叙述了一种新的集成电路计算机辅助设计框架的设计思想：提出了符合集成电路设计需要的新的四维数据模型，并设计了面向对象的工程数据库；提出了便于在框架中集成已开发完成的ＩＣ设计工具的松耦合的集成方式。讨论了用户管理、设计数据的版本管理以及在层次设计、多用户环境下的并发控制等在框架实施中的问题，提出了处理方案。基于上述思想，在ＨＰ／８００工作站ＵＮＩＸ操作系统下开发了集成电路设计框架ＥＯＩＤＥ（Ｅｎｔｉｔｙ－ＯｒｉｅｎｔｅｄＩＣＩｎｔｅｇｒａｔｅｄＤｅｖｅｌｏｐｍｅｎｔＥｎｖｉｒｏｎ－ｍｅｎｔ），并在框架上装入了单层门阵列设计工具（ＥＮＹＡ），设计了单层门阵列电路，结果良好。

摘要：提出了一种确定区域的详细布线算法，它能对不同设计模式进行布线．该算法能适用于任意多层布线情况，并且支持不同布线层具有的不同工艺参数．在构造布线树时，考虑芯片当前的走线拥挤度，使布线比较平均，并加快了算法运行速度、改善了布线质量．在连接两点线网时，构造基于二维迷宫布线结果的分层图，提出了一种对分层图的启发式染色算法来进行布线层分配，大大提高算法布线速度．采用拆线重布的方法来处理布线失败的线网．

摘要：本文提出了一个能有效地支持ＶＬＳＩ设计的面向对象的方法，它主要包括数据的管理和工具的控制。它采用一个数据模型（称为ＤＴＯ模型）刻划设计对象，由四个基本参量（设计对象类，设计方法，历史版本，等价视图）唯一确定。为了进行设计方法的描述，开发了一种描述工具特征的设计方法扩展描述语言（ＤＭＥＬ）。采用设计事件堆栈的方法用于工具的控制，实现了动态的设计流程调度机制（ＤＤＦＳ）。ＤＴＯ模型结合ＤＤＦＳ，成功地提供了设计支持框架（Ｆｒａｍｅｗｏｒｋ）所应具有的最重要的功能：数据的透明及一致性维护、版本控制、数据的层次和多维视图描述、设计流程的自动控制等。基于上述思想，开发成功了一个支持门阵列自动设计的集成框架，在实际的芯片设计中显示出良好的特性。

摘要：提出一个基于性能的针对ＬＵＴ结构ＦＰＧＡ的工艺映射算法，该算法在映射的过程中充分利用了网络中节点的属性，通过计算节点的参数，采用线性规划方法给出网络的目标函数和约束条件，把一个电路网络的问题转化为纯数学的规划问题求解，映射问题转化为节点属性的分配问题，来得到最后的映射结果．与其它算法相比，该算法对面积和时延综合的映射结果较优．

摘要：在大规模集成电路芯片的可靠性分析和性能评估中 ,功耗估算起着重要的作用 .文中提出基于 ATPG的最大功耗估算改进算法 ,通过对电路充放电节点分配信号翻转 ,使电路工作时的动态功耗最大化 ;研究了路径搜索空间与功耗估值的关系 ,减少了路径搜索的开销 ,加快了估算时间 ;

摘要：提出一种适于实现数据通路的FPGA逻辑模块。每个模块包括4个基于全加器的逻辑单元。逻辑单元分为组合和时序两部分：组合部分以1位全加器为基础，有两个输出端，这两个输出端在必要时可以合并在一起以实现功能更复杂的单输出函数；时序部分基于可配置的D型触发器。逻辑单元在结构上保证了电路的高速性。工艺映射的实验结果显示，在实现数据通路中的常用电路时，新逻辑单元比基于LUT的FPGA单元平均大约节省75%的MOS管数。

摘要：在基于 FPGA的电路设计流程中 ,对电路规整性的利用将导致系统性能和布图效率的提高。针对现有的 FPGA设计软件对电路属性 ,尤其是规整性和层次性 ,考虑不够 ,导致在实现数据通路 (datapath)电路时性能欠佳的事实 ,文章提出了一种适合具有大量规整单元的电路的 FP-GA编译系统构架。此 cad系统结构将充分考虑具有规整结构的电路单元的特殊性 ,从编译系统的输入部分入手 ,尽可能区分并区别对待普通逻辑与规整单元 ,以便优化规整单元 ,以至整个电路系统的性能。最后 。