摘要：随着集成电路工艺节点的不断推进,互连线间的寄生效应越来越明显。互连线已经成为制约提高芯片计算能力的关键因素之一,考虑将互连线作为逻辑计算的设计方法引起设计者的广泛关注。通过对互连线间电容耦合效应的研究,提出一种采用金属互连线间的确定性信号干扰来进行逻辑计算的电路设计方案。该方案首先分析金属互连线间电容耦合关系,构建电容耦合模型。然后利用纳米金属线构成耦合电容,调节干扰线与受扰线之间的耦合强度以及调整反相器阈值,设计与非、或非、异或、同或逻辑,在此基础上实现互连线电容耦合的3线-8线译码器。最后,采用台积电65 nm互补金属氧化物半导体工艺,Cadence Spectre环境下仿真验证,结果表明所设计的线计算电路功能正确。与台积电65 nm工艺库的标准单元相比,二输入线计算与非门使用的晶体管数量减少25%,二输入线计算同或门的功耗减少29.1%,四输入线计算与非门的面积和功耗延时积分别减少46.4%和55%。因此,线计算逻辑门具有低硬件开销特性,提供了密集实现数字集成电路的新途径,有利于芯片向小型化发展。

摘要：针对快闪存储器设计中的数模混合信号的特征,提出一种波形自动比较的方法来解决数模混合电路流片前的自动验证.采用点到点比较实现数字信号的完整性检查和模拟信号波形的自动比较;采用时间偏移匹配比较实现指令的自动检测和偏移时间的自动匹配,并对指令驱动的模拟信号进行自动比较;采用图像模式匹配比较对不同工艺条件、电源电压和温度条件下的仿真波形进行自动比较.该方法用程序实现并将其应用于英特尔技术开发(上海)有限公司快闪存储器上海事业部的设计流程中,减少了流片前验证的疏忽遗漏,提高了工作效率.

摘要：针对传统的艺术画廊模型及其模型的变形在实际应用中无法处理诸如可用守卫数受限、只需监控离散目标点等情形,提出一种基于带权值目标点的可见覆盖的变形模型及其求解算法.首先利用角扫描技术得到每个目标点的可见多边形,然后通过对这些可见多边形进行几何求交、几何求差操作来得到若干等价目标可见区域,再依据每个区域对应的可见目标点集将所提出的变形模型转化为经典的集合最大权值覆盖问题,最后利用整数线性规划方法对其求解,得到最终需要的守卫数及放置位置.大量的实验结果表明,该算法是正确和有效的.

摘要：本文设计了一种满足FPGA芯片专用定制需求的嵌入式可重配置存储器模块.一共8块,每块容量为18Kbits的同步双口BRAM,可以配置成16K×1bit、8K×2bits、4K×4bits、2K×9bits、1K×18bits、512×36bits六种不同的位宽工作模式;write-first、no-change两种不同的写入模式.多个BRAM还可以通过FPGA中互连电路的级联来实现深度或宽度的扩展.本文重点介绍实现可重配置功能的电路及BRAM嵌入至FPGA中的互连电路.采用SMIC 0.13μm 8层金属CMOS工艺,产生FDP-II芯片的完整版图并成功流片,芯片面积约为4.5mm×4.4mm.运用基于March C+算法的MBIST测试方法,软硬件协同测试,结果表明FDP-II中的BRAM无任何故障,可重配置功能正确,证实了该存储器模块的设计思想.

摘要：针对传统粘度测量装置体积庞大,检测精度不高,不能满足液体粘度抽检时的快速高效要求的问题,以对称腔体、共用通道和T型管道等结构设计了一种液体粘度测量装置。并基于微流控技术的原理,推导得出待测液体液滴形成频率和其粘度的关系,在微流量泵流量速度为2.4 m L/h的条件下,分别对不同粘度的油和乙醇溶液进行了测试。实验结果表明,通过油滴形成频率可以测量未知液体的粘度值,且可靠性更高,粘度测量的平均相对误差为3.52%,满足实际使用中的粘度测量要求。

摘要：本文提出了多链扫描可测性设计中扫描链的构造方法．根据电路的规模、输人／输出管脚数及测试时间的要求确定扫描链个数，引人临界时间的概念，采用动态编程的方法确定每条链中的扫描触发器．采用该方法，计算速度比传统方法显著提高，同时节省了存储空间．

摘要：通过一个0.18μm CMOS工艺、低功耗Sigma-Delta ADC调制器(SDM)部分的设计研究,提出了一种深亚微米下混合信号处理系统的设计方法,论述了从系统级行为验证到电路级验证的设计流程,与传统流程相比,在行为级验证中采用了SIMULINK建模方法,在电路级的验证中,提出了从宏模型验证到晶体管级细电路验证这样一种新颖的设计方案,其中所提出的宏模型以6.5%的仿真时间获得97.5%的仿真精度,晶体管级电路以此指标设计,确保其一次验证通过,提高了系统设计效率。

摘要：针对Tenca-Todorov-Ko?提出的基为8,按字运算的Montgomery乘法器提出了一种改进方案。该方案在不增加硬件开销的基础上采用基为16的设计,相比Tenca-Todorov-Ko?的设计,平均性能提高26%。同时,在硬件上一方面通过调整数据通路以缩短关键路径延迟,达到时钟频率的提升;另一方面,在FIFO设计中对输入数据进行预处理,最终能节省一半的存储器开销。改进后的设计能应用于各种长度的模乘运算和RSA加密。最后,采用上述设计思想,基于0.25μmCMOS标准单元工艺,设计了一款2048bit的RSA测试芯片。该芯片在125MHz的时钟频率下做一次2048bit模幂的时间为28ms。

摘要：设计了一种低功耗的2D DCT/IDCT处理器。为了降低功耗,设计基于行列分解的结构,采用了Loeffler的DCT/IDCT快速算法,并使用了零输入旁路、门控时钟、截断处理等技术,在满足设计需求的基础上降低了系统的功耗。常系数乘法器是该处理器的一个重要部件,文中基于并行乘法器结构设计了一种新型的低功耗常系数乘法器,它采用了CSD编码、Wallace Tree乘法算法,结合采用了截断处理、变数校正的优化技术,使得2D DCT/IDCT处理器整体性能有较大提高。设计的时钟频率为100 MHz,可以满足MPEG2 MP@HL实时解码的应用。采用SMIC0.18μm工艺进行综合,该2D DCT/IDCT处理器的面积为341 212μm2,功耗为14.971 mW。通过与其他结构的2DDCT/IDCT处理器设计分析与比较,在满足MPEG2 MP@HL实时解码应用的同时,实现了较低的功耗。

摘要：通过算法级分析和对比RSA原始算法以及改进型模幂模乘算法,提出了一种双重流水线结构的RSA密码协处理器体系结构,该结构具备高速、可配置性能·基于该体系结构,可以根据不同的用户需求,方便地设计出支持各种速度和密钥长度的RSA密码处理器·该体系结构尤其适用于设计高速、高位宽RSA密码芯片;同时其可配置性能也可以满足低速、高位数、高安全性RSA系统的市场需求·另外,基于该体系结构设计的RSA加密IP,非常适合SoC的芯片设计·最后,基于该体系结构设计了一款高速1024b RSA密码加密芯片,采用0·18μm标准单元库设计,实现结果显示,芯片在150MHz时钟频率下能完成每秒5000次1024b RSA加密运算,是国内同类产品中速度最快的·