摘要：为满足数字X射线系统中光电二极管阵列读出电路对平均性能优越的模数转换器(analog-to-digital converter,ADC)的要求,设计一款高精度流水线逐次逼近混合型模数转换器.采用带有预放大级的增益增强型放大器结构,实现了高能效运放设计.使用最低有效位(least significant bit,LSB)平均抗噪声方法,简化第二级比较器结构,有效降低了系统功耗.运用基于延迟锁相环(delay-locked loop,DLL)反馈环路实现比较器时钟自调节,提高了异步时序鲁棒性.基于0.18µm EPI BCD工艺完成对ADC电路设计、版图绘制和后仿真验证.在5.0 V供电电压、5 MS/s采样率的条件下,有效位数ENOB为15.61 bit,信噪失真比SNDR为95.73 dB,非杂散动态范围SFDR为110.72 dB.

摘要：当前图流概要技术不能在小内存下实现高效准确的图流测量,也无法完成周期边查询,为此提出面向周期边查询的图流概要技术——周期交互矩阵(PIM).PIM为混合结构,由存储重边的二维邻接矩阵和存储轻边的三维邻接矩阵组成,提高了内存效率.二维邻接矩阵保留重边标识、权重和时间戳,实时完成包括周期边查询在内的多种查询任务.设计基于权重和时间的替换策略,使用共享哈希技术以提高查询精度和插入查询效率.实验结果表明,PIM在小内存下实时高效地完成了多种图流查询任务,能够准确地召回所有频繁边、频繁点和周期边.对比当前图流概要技术,PIM将查询任务的平均相对误差降低了91.41%~99.54%.

摘要：为了提高基于FPGA平台的SoC设计方案的开发速度和运行性能,提出一种基于高层次代码转换的高级综合优化方法.首先将高级语言算法进行软硬件划分,确定在硬件上执行的部分;然后针对在硬件上执行的算法部分,通过代码转换去除函数间数据依赖性、提高循环体并行性,并对循环体进行流水线化;最后将优化方法应用到Alpha-beta搜索算法,完成Blokus-Duo设计.实验结果表明,该方法将高级语言描述自动转化为适于高级综合工具优化的代码模式,提高高级综合生成电路的性能,优化后高级综合生成电路的速度比优化前提高了14倍.

摘要：故障注入攻击以设备要求低、效果显著逐渐成为芯片攻击的一种有效手段,对集成电路信息安全构成了严重威胁.为了尽早发现集成电路设计中的安全隐患,设计者需要简单有效的方法在设计阶段检测设计的抗故障注入攻击能力.为此,提出一种故障注入攻击软件仿真方法.首先设置3个基本参数生成包含故障数据的控制文件,构建复杂故障模型以模拟各种故障注入攻击技术;然后综合待测电路源码得到网表,在网表中插入采用可综合的硬件描述语言实现的故障注入逻辑得到新网表;再将新网表送入仿真器中仿真,仿真过程中故障注入逻辑自动读取控制文件将故障注入到待测电路中,同时收集待测电路输出;最后评估程序分析收集到的输出数据,给出评估报告.当待测电路提交给仿真系统后,系统自动完成故障注入攻击模拟和安全评估操作,给出待测电路抗故障注入攻击能力评估报告.对AES-128加密电路进行故障注入攻击和差分故障分析的实验结果表明,该方法简单有效;AES-128电路对翻转故障敏感,其输出端口的一些字节更容易出现错误,需要加强防护.

摘要：针对柔性压阻式压力传感器输出信号数字化对功耗和面积的要求,设计了一款低功耗逐次逼近型(SAR)模数转换器(ADC).电路采用了基于GND采样的单调开关切换方案降低DAC开关能耗,并使用了分段电容阵列,在进一步降低切换功耗的同时,还缩减了整体电路的面积开销.此外,电路还设计了两级预放大器来降低动态比较器的噪声和失调,采用动态元件匹配技术(DEM)来提高ADC的线性度.在0.18μm 1P6M CMOS工艺下实现了该ADC的电路设计和版图绘制,芯片内核面积约630μm×575μm,在1.8 V的电源电压下功耗为25.7μW.流片测试结果显示:SAR ADC在250 kHz的采样率下以11 bit输出时,信噪失真比SNDR为65.0 dB,有效位数ENOB为10.51 bit.

摘要：为了在集成电路可测试性设计(DFT)中实现更有效的测试向量压缩,减少测试数据容量和测试时间,采用嵌入式确定性测试(EDT)的扫描测试压缩方案分别对S13207、S15850、S38417和S38584基准电路进行了优化分析,通过研究测试向量和移位周期等影响测试压缩的因素,提出了固定测试端口和固定压缩率的扫描测试压缩电路优化方法。结果表明,在测试端口数量都为2,压缩率分别为12、14、16和24时具有较好的压缩效果,与传统自动测试向量生成(ATPG)相比,固定故障的测试数据容量减小了3.9~6.4倍,测试时间减少了3.8~6.2倍,跳变延时故障的测试数据容量减少了4.1~5.4倍,测试时间减少了3.8~5.2倍。所提方法通过改变测试端口数和压缩率的方式讨论了多种影响测试压缩的因素,给出扫描测试压缩电路的优化设计方案,提高了压缩效率,并对一个较大规模电路进行了仿真验证,可适用于集成电路的扫描测试压缩设计。

摘要：时间数字转换电路(TDC)的分辨率、线性度、温度适应范围等参数指标直接影响着激光雷达系统的测距精度和成像清晰度.基于Xilinx Artix-7系列28 nm工艺的现场可编程门阵列(FPGA)芯片,设计了一种以进位链为延时单元的高分辨率双链三路TDC.该TDC可打破延时单元的分辨率限制,细分进位链中的宽码,具有低成本、高分辨率的优势.设计了流水线编码电路,以提高逻辑单元的使用效率,采用码密度方案逐一确定bin宽的精确值和等效分辨率.调用FPGA中赛灵思的特殊模数转换器(XADC)模块测量芯片温度,进而转换为温度校准系数,修正测量值.常温(27℃)下的等效bin宽为5.63 ps,方均根测量数值为11.7 ps,电路可在5~85℃温度范围内完成温度补偿.相比于六链延时线TDC,双链三路TDC具有相近的指标参数,并使FPGA逻辑资源使用降低约43.1%,芯片功耗降低约36.8%.

摘要：分辨率是CMOS图像传感器最重要的指标之一,分辨率越高,意味着像素阵列越大,像素阵列横向尺寸的增大对时序控制驱动电路的驱动能力提出了更高的要求,纵向尺寸增大也使得延迟影响行选信号的正常产生.本文研究了超大阵列CMOS图像传感器时序控制驱动电路.在像素阵列尺寸确定的情况下,采用左右两端同时驱动来提高控制电路的驱动能力,分析了寄生效应对时钟走线的影响,提出一种将移位寄存器时钟反向接入的方法,在不增加额外版图消耗的前提下提高了电路的可靠性.此外传感器尺寸较大,因此将时序控制驱动电路设计成可重复单元,再进行拼接.基于110 nm CMOS工艺,设计了超大阵列CMOS图像传感器时序控制驱动电路,并进行了2 k×2 k的样品芯片设计.配合2-share型5T像素结构,时序控制驱动电路可以实现滚筒模式、滚筒像素合并模式、全局模式3种模式的切换,并且可以开启高增益模μm式来获得低光照条件下的良好表现.样品芯片的像素尺寸为6μm×6μm,单侧行驱动电路尺寸为2 256μm×12 288μm,芯片整体尺寸19 300μm×19 500μm,帧频2帧/s,每行行选时间24.36μs,左右两端同时驱动,左右两侧信号差小于5 ns.

摘要：尺度不变特征变换(SIFT)算法具有优良的鲁棒性,在计算机视觉领域得到广泛应用。针对SIFT算法高计算复杂度而导致其在CPU上运行实时性低的问题,基于现场可编程门阵列(FPGA)设计了一种低复杂度的快速SIFT硬件架构,主要对算法的特征描述符提取部分进行优化。通过降低梯度信息(包括梯度幅值和梯度方向)的位宽、优化高斯权重系数的产生、简化三线性插值系数的计算和简化梯度幅值直方图索引的求解等方法,避免了指数、三角函数和乘法等复杂计算,降低了硬件设计复杂度和硬件资源消耗。实验结果显示,提出的低复杂度快速SIFT硬件架构,与软件相比,可以获得约200倍的加速;与相关研究相比,速度提高了3倍,特征描述符稳定性提高了18%以上。

摘要：针对基于嵌入式现场可编程门阵列(FPGA)平台的卷积神经网络加速器由于资源有限导致处理速度受限的问题,提出一种高性能卷积神经网络加速器.首先根据卷积神经网络和嵌入式FPGA平台的特点,设计软硬件协同操作架构;然后在存储资源和计算资源的限制下,分别提出二维直接内存存取分块和权衡数字信号处理单元与查找表使用的优化策略;最后针对人脸检测的应用,对SSD网络模型进行优化,采用软硬件流水结构,提高人脸检测系统的整体性能.在XilinxZC706开发板上实现此加速器,实验结果表明,该加速器可达到167.5 GOPS的平均性能和81.2帧/s的人脸检测速率,其平均性能和人脸检测速率是嵌入式GPU平台TX2的1.58倍.