摘要：A 1 ：2 demultiplexer is designed and realized in standard 0. 18μm CMOS technology. A novel high-speed and low-voltage latch is used to realize the core circuit cell. Compared to the traditional source-coupled FET logic structure latch, its power supply voltage is lower and the speed is faster. In addition, the negative feedback is used in the buffer circuit to widen its bandwidth. Measurement results show that the chip can work at the data rate of 20Gb/ s. The supply voltage is 1.8V and the current,including the buffer circuit, is 72mA.

摘要：采用Chart ered0.35μm CMOS工艺设计了一种适用于光纤传输系统STM-16(2.5Gb/s)速率级的低功耗、宽动态范围的前置放大器。该前置放大器采用RGC(Regul at ed Cascode)结构作为输入级,同时引入消直流电路来提高光电流的过载能力。仿真结果表明,前置放大器的跨阻增益为57.0dBΩ,-3dB带宽为2.003GHz;当误码率BER为10-12时,输入灵敏度为-23.0dBm,过载光电流达到800μA。3.3V单电源供电时,功耗仅为59.43mW。芯片面积为465μm×435μm。

摘要：A high integrated monolithic IC, with functions of clock recovery, data decision, and 1 ： 4 demultiplexer,is implemented in 0.25μm CMOS process for 2.5Gb/s fiber-optic communications. The recovered and frequency divided 625MHz clock has a phase noise of -106.26dBc/Hz at 100kHz offset in response to a 2.5Gb/s PRBS input data （2^31-1）. The 2.5Gb/s PRBS data are demultiplexed to four 625Mb/s data. The 0.97mm× 0.97mm IC consumes 550mW under a single 3.3V power supply （not including output buffers）.

摘要：设计了一种全差分高速环形压控振荡器 (VCO) .该VCO有三级 ,每一级的增益是快慢通路增益的矢量叠加和 ,快慢通路的增益由底部电流源决定 ,差分控制电压通过镜像电流源控制快慢通路的各自电流 ,最终实现对振荡频率的调节 .分析了VCO的工作原理及其相位噪声 .电路采用TSMC公司 0 18μm标准CMOS工艺制作 .测试结果显示 :芯片工作频率为 10 88～ 11 72GHz ,相位噪声为 - 10 1dBc/Hz@10MHz,输出信号抖动为 3 8psrms,在 1 8V电源电压下的直流功耗约为 75mW .

摘要：介绍了利用TSMC 0.18μm CMON工艺设计的应用于SDH STM-64速率级(10Gb/s)光接收机前端放大电路。该电路由前置放大器和作为主放大器的限幅放大器构成,其中前置放大器采用RGC形式的互阻放大器实现,限幅放大器采用改进的Cherry—Hooper结构。模拟结果表明该电路可以工作在10Gb/s速率上。

摘要：研究了JPEG2000位平面编码器的算法和全并行电路结构.以单列样本点作为数据单元,分析了通道编码过程中数据的关联性.只需缓存前一列样本点的显著性状态信息,并读取当前列和后续2列的原始数据,便可在一个编码窗口内完成当前列的通道和位平面并行编码;每次仅需读入一列新的数据,即可实现编码循环.据此设计了三级流水线的全并行电路结构,仅需259个周期就可处理完32×32的小波子带,同时保持了较低的硬件开销.FPGA综合结果表明,系统时钟可以综合到76.355 MHz,达到301.9Mcoefficient/sec的处理能力,可满足现有图像实时处理要求.

摘要：用TSMC0.18μm CMOS工艺设计并实现了一种电荷泵电路，传统的电荷泵电路中充放电电流有较大的电流失配,电流失配导致相位偏差,从而引起杂散并降低了锁相环的锁定范围，文中采用与电源无关的基准电流源电路,运用运算放大器和自偏置高摆幅共源共栅电流镜电路实现了充放电电流的高度匹配,从而降低了杂散。测试结果表明：电源电压1.8V时,电荷泵电流为0.475mA,在0.3-1.6V输出电压范围内电流失配小于10mA,功耗为6.8mW。

摘要：基于40 nm CMOS工艺,设计了一种前馈架构的3阶1位量化离散时间Σ-Δ调制器。该调制器的信号带宽为100 kHz,过采样比为128。为了适应低电压环境,输入端开关采用栅压自举结构以提升采样信号的线性度,运算放大器采用两级结构以增加输出摆幅。为了降低系统功耗,比较器采用动态结构实现。仿真结果表明,在1.2 V电源电压下,该调制器的最高信噪比为88.1 dB,功耗为1.5 mW。

摘要：采用TSMC0.18μm RF CMOS工艺设计实现了一种对数增益线性控制型的宽带可变增益放大器，电路采用两级结构,前级采用电压并联负反馈的Cascode结构以实现良好的输入匹配和噪声性能；后级采用信号相加式电路实现增益连续可调，同时本文设计了一种新型指数控制电压转换电路,解决了射频CMOS电路中,由于漏源电流与栅源电压通常不为指数关系而造成放大器对数增益与控制电压不成线性关系的难题,实现了可变增益放大器的对数增益随控制电压呈线性变化，芯片测试结果表明,电路在1.8V电源电压下,电流为9mA,3dB带宽为430-2330MHz，增益调节范围为-3.3-9.5dB,最大增益下噪声系数为6.2dB,最小增益下输入1dB压缩点为-9dBm。

摘要：对一种支持128个用户的PCI(Peripheral Component Interconnect)总线直接存储器访问控制器(DMAC:Direct Memory Access Controller)电路所采用的电路结构进行了分析,在任务级上对电路的功能进行了划分,并通过仿真得到了不同任务分别在采用嵌入式软件和硬件逻辑电路实现时的时间开销和硬件资源开销。在此基础上,采用面向软件的软硬件联合设计方法,以13.5万等效门实现了整个设计,并通过现场可编程门阵列(FPGA)在实际应用系统中进行了功能验证。