摘要：针对双端口静态随机存储器(SRAM)通常存在写干扰而导致数据写入困难的问题,基于经典位线电平复制技术提出了一种新型的位线电平复制结构。基于SMIC 28 nm CMOS工艺对位线电平复制结构进行设计,通过优化控制逻辑的组合电路,缩短位线电平复制操作的开启时间,提高了数据写入SRAM的速度,使设计的SRAM可在更高频率下正常工作,同时降低了动态功耗。仿真结果显示,在0.9 V工作电压下,相对于经典位线电平复制结构,采用新结构设计的SRAM的写入时间缩短了约27.4%,动态功耗降低了约48.1%,抗干扰能力得到显著提升。

摘要：传统的电路信号增强系统中在数模转换中,转换精度较低,导致传输信号质量较低。针对上述问题,设计高速折叠内插ADC数模混合电路信号增强系统。在进行系统设计时,首先进行系统硬件设计,以确保系统的稳定性和高效性。接着进行系统软件设计,进行ADC参数测试,以确保模拟信号能够被正确地转换为数字信号。建立数模混合测试通道,以验证数字信号和模拟信号之间的传输和转换是否顺畅。优化数模转换器算法,以提高转换精度。通过增强电路信号来确保信号的稳定性。最后,系统测试证明该信号增强系统传输信号质量较高,能够稳定输出。

摘要：为了提高以太网到同步数字体系(synchronous digital hierarchy,SDH)的映射速度,打破以太网技术的局限性,提出了基于现场可编程门阵列(field programmable gate array,FPGA)的通用成帧规程(generic framing procedure,GFP)通用成帧协议系统的设计方法。首先描述了GFP协议原理及其帧格式,并详细阐述了帧格式中各个字段的作用;然后,分别对GFP接收和发送两个功能模块进行了架构设计、接口设计和各个子模块的划分;同时,阐述了各个子模块的作用;最后采用Verilog HDL语言编码实现了各个功能模块及仿真验证,并在FPGA硬件板卡上完成了系统测试。经验证,该设计符合业界对GFP协议的应用需求。

摘要：针对一般通信设备的数据处理能力无法满足复杂程度越来越高、数据量越来越大的网络通信要求,提出了基于现场可编程门阵列(fi eld programmable gate array,FPGA)的网际互连协议(internet protocol,IP)分片重组系统。首先,分析了传输控制协议/网际协议(transmission control protocol/internet protocol,TCP/IP)协议中,IP层的数据格式及特征;然后,结合FPGA具有硬件并行性和数据处理延迟固定等特点,对IP分片数据报重组模块及其内部重组仲裁子模块的架构进行了设计;同时,详细描述了哈希算法及IP分片数据报重组算法;最后,完成了系统模块的接口设计、编码实现及仿真和硬件验证。通过仿真验证和硬件板级验证,该设计能够快速定位当前IP分片数据报的所属分组,并完成重组,大大提高TCP/IP的传输效率。

摘要：针对当前网络数据量大,同时人们对网络数据保密的重视及需求的提高等问题现状,设计并实现了基于蜂鸟E203开源RISC V处理器的SM4密码协处理器。以蜂鸟E203 MCU平台为基础,通过5条自定义扩展指令在蜂鸟E203上扩展了SM4密码协处理器,用户可通过在软件端编写程序代码调用协处理器核进行数据的加解密,与无扩展指令相比,其吞吐率可达153.75倍。同时研究SM4加解密算法,针对密钥扩展和加解密部分重复的算法采用模块复用实现,以减小电路面积。在UMC 28 nm工艺下,SM4加密核综合后面积为7098.8μm^(2),时钟频率最高可达200 MHz,数据吞吐率可达775.758 Mbit/s。SM4协处理器在时钟频率为100 MHz下数据吞吐率可达150.588 Mbit/s。

摘要：灵敏放大器被用于静态随机存储器中数据的读出,该文针对灵敏放大器的灵敏度及响应速度问题,基于锁存器型灵敏放大器结构,通过对电路的失调来源进行推导,提出一种利用线性电流的反馈进行失调补偿的电压型灵敏放大器。该电路采用UMC 65 nm工艺,仿真结果表明,改进后电路的灵敏度为50 mV,后仿延时为47 ps,数据读出延时为139.4 ps,功耗延时积为2.006×10^(-24)J·s,且电路的延时、功耗延时积受PVT影响较小。与传统结构的电路相比,灵敏放大器失调电压标准差降低了48.57%,数据读出时总延时为原来的51.42%。

摘要：当时钟与数据恢复电路(Clock and Data Recovery,CDR)作为FPGA内嵌的电路模块时,需要具备灵活的应用配置以适应不同协议下的通信需求。根据不同协议对CDR性能指标的要求,通过量化环路带宽、环路延迟及恢复时钟抖动三者之间的关系对CDR电路进行建模,经过数学分析得到电路各部分模块的最佳增益系数作为配置参数。此外通过控制状态机的工作状态切换实现环路的快速锁定机制,极大地降低了环路锁定时间。基于SMIC 28 nm CMOS工艺,设计了一款数据输入范围在1.5 G~12.5 Gbit/s、参数可编程的PI-CDR电路,适用于8 B/10 B、PRBS的数据调制方式。经过后仿测试,电路最大可追踪1250×10^(-6)的频差,环路锁定时间小于151 ns。