摘要：基于双极工艺设计了一种低功耗、高精度四象限模拟乘法器,主要包括:带隙基准源、乘法器单元、运算放大器三个模块。带隙基准包含启动电路和核心带隙模块,带隙基准引入二阶高温补偿使得温漂系数仅为2.3×10^(-6)/℃。乘法器采用基本的吉尔伯特单元作为核心,加入射极反馈电阻提高线性度,实现电流相乘后通过输出运放转换成单端电压输出。运算放大器为标准的差分输入、单端输出,用于对信号的缓冲,增强驱动能力。整体芯片供电电压为±5 V,电压输入范围为-2.5~+2.5 V,典型条件下线性误差仅为0.015%,总谐波失真为0.023%,电源电流为18.89 mA,电源抑制比为88.26 dB。同时端口带有ESD保护结构,保证电路在运输和使用过程中不发生损坏。

摘要：针对高速模数转换器(ADC)对时钟信号的占空比以及低抖动的要求,提出了一种电荷泵型的时钟管理电路,利用电荷泵构成两个闭环回路,分别实现占空比稳定和可调双相不交叠时钟产生功能。电荷泵对时钟相位的积分功能可实现宽范围的时钟占空比调节,并能明显抑制电源噪声对时钟下降沿抖动的影响。该时钟管理电路采用0.18μm标准CMOS工艺设计。版图寄生参数提取后的仿真结果表明:该时钟管理电路可在40~200 MHz频率范围内,将20%~80%的输入占空比稳定地调整到45%~55%的范围内;在200 mV电源干扰的条件下,输出时钟抖动可降低到传统RC型占空比稳定电路的1/10之下。将该时钟电路应用于一款双通道、200MSPS、14位的流水线ADC中,测试结果表明ADC的信号噪声失真比达到了73.01 dB。

摘要：随着集成电路向深亚微米、纳米技术发展,等离子体充电对制造工艺造成的影响,尤其对超薄隧道氧化层的损伤越来越显著.本文分析了等离子体工艺损伤机理以及天线效应,设计了带有多晶、孔、金属等层次天线监测结构的电容和器件,并有不同的天线比.设计结构简单、完全工艺兼容,测试结果直观、测量灵敏度高等优点,实现了等离子体损伤芯片级工艺监控.测试分析表明,不同的膜层结构,等离子体损伤程度不同,当天线比大于103以后,充电损伤变得明显.同时测试也发现了工艺损伤较为严重的环节,为优化制造工艺,提高超薄栅氧化层抗等离子体损伤能力提供了科学的依据.

摘要：在深入分析JESD204B协议内容的基础上,通过数据组合和数据映射2个模块实现传输层,通过同步、对齐字符插入模块和编码3个模块实现数据链路层。采用Verilog HDL基于4路并行处理设计了符合协议要求的发送端电路RTL模型,设计的模型能够支持9种链路配置,每种配置均支持N′=16和N′=8。UVM验证系统验证结果表明设计的模型能够实现和接收端的链路同步,且接收端解帧结果和发送端原始数据完全一致。基于某65 nm工艺库的综合结果表明,设计的电路单个通道最高工作频率为1.25 GHz,能够满足协议支持的最高速度。

摘要：绝缘体上硅(SOI)工艺具有寄生电容小、速度快和抗闩锁等优点,成为低功耗和高性能集成电路(IC)的首选。但SOI工艺IC更易受自加热效应(SHE)的影响,因此静电放电(ESD)防护设计成为一大技术难点。设计了一款基于130 nm部分耗尽型SOI(PD-SOI)工艺的数字专用IC(ASIC)。针对SOI工艺ESD防护设计难点,进行了全芯片ESD防护原理分析,通过对ESD防护器件、I/O管脚ESD防护电路、电源钳位电路和ESD防护网络的优化设计,有效减小了SHE的影响。该电路通过了4.5 kV人体模型ESD测试,相比国内外同类电路有较大提高,可以为深亚微米SOI工艺IC ESD防护设计提供参考。

摘要：采用CMOS 0.5μm 40Vds/5Vgs工艺设计了一种RS-485总线发送器。通过设计新颖的输出上拉、下拉驱动结构来满足总线标准,设计摆率限制结构来减小实际应用中容易出现的EMI以及终端反射现象,设计过压、过流、过温保护结构能有效保护芯片在应用时不被烧坏。仿真结果表明,电路能够满足485总线标准要求。

摘要：针对空间应用的高速串行接口芯片易受单粒子辐照而出现误码的问题,提出了一种面向空间辐照环境的星载高速数字接口芯片设计方法。首先,针对空间辐照诱发单比特错误导致高速串行接口传输出错问题,计算辐照时的高速串行接口误码率最劣值;然后,通过误码率最劣值计算出辐照环境下高速串行接口无误码传输所需的增益;最后,采用叠加编码增益及辐照干扰的高速串行接口链路评价模型,计算出高速串行接口物理编码子层(PCS)中不同编码方式的编码增益,并评估编码增益对辐照降低高速串行接口误码率的补偿效果,根据补偿效果选择RS-8B/10B级联编码作为PCS编码。采用该高速数字接口芯片设计方法设计了一款速率为3.125 Gb/s的抗辐照高速串行接口芯片,其面积为4.84 mm^2,典型功耗为207 mW。单粒子辐照试验结果表明,对比传统设计方法,新的设计方法将芯片的单比特错误阈值提升了9 MeV·cm^2/mg。

摘要：设计了一种集成数字内核和数模转换器(DAC)的高速、高分辨率直接数字频率合成器(DDFS)。其核心模块相幅转换器采用混合坐标旋转数字计算(CORDIC)算法,以缩短幅度计算的时钟周期,减少硬件消耗。DDFS电路采用多路并行结构,以降低核心运算模块的工作频率,采用多级交织采样实现低速信号到高速信号的采样,再将数据合成输出。DAC的设计采用温度计编码和二进制编码混合方式实现内部编码,采用双路归零编码方式实现信号输出。采用数字校准模块调整数字和模拟时钟的相位,确保信号从数字内核到DAC的正确采样。基于65 nm 1P8M CMOS工艺完成DDFS芯片的设计和流片,芯片面积为3.5 mm×4.7 mm。经测试在3.4 GHz的时钟频率下,输出信号频率约为1.36 GHz,窄带无杂散动态范围(SFDR)为89.75 dB;宽带SFDR为39.61 dB。

摘要：介绍了一种由两个交叉耦合反向器构成的6-晶体管(6-T)存储单元的噪声容限分析方法。对6-T CMOS SRAM单元的稳定性作了分析及仿真。借助SPICE和MATLAB工具,对存储单元在数据保持和数据读取时的稳定性、数据写入过程中的可靠性及其之间的关系进行了深入研究。对可能影响噪声容限的因素,如单元比、上拉比、MOS管的阈值电压、位线预充电压、电源电压以及温度进行了仿真讨论,并从中得到合适的电路设计参数。流片结果表明,理论分析与实测数据相符。分析数据对基于CSMC 0.5μm CMOS工艺的SRAM电路设计优化具有指导作用。

摘要：针对目前高速通信中对高速率和低误码率的要求,本文设计并实现了一种具有纠错功能的8B/10B新型算法结构,输入数据先经过(7,4)BCH编码电路进行编码后再送入8B/10B编码器中进行编码,8B/10B编码电路采用数据码组和特殊码组并行编码结构实现。编码器通过Cadence的NCVerilog进行功能验证,完成电路仿真与实现。仿真结果表明,该电路可以正确实现8B/10B编码并具有纠正一位错码的能力。通过Synopsys的Design Compiler工具在SMIC 65nm工艺下进行综合,该编码器可达到在1GHz工作频率下占用逻辑资源面积为344μm2,具有运行速度快、占用逻辑资源小、误码率低的特点。