摘要：随着CMOS技术进入纳米工艺,随机栅长变化成为影响集成电路性能和成品率最重要因素之一.文中分析并验证了纳米MOS器件随机栅长变化导致电流增益因子与阈值电压的之间的相关性及失配解析关系式,并以此为基础,结合偏差传递理论实现了22 nm工艺MOSFET电流失配模型.仿真实验结果表明,该模型揭示了短沟道效应导致的器件阈值电压变化改变了载流子有效迁移率,进而影响电流增益因子及器件电流的规律,精确地估计了随机栅长变化导致的电气参数统计变化特性.

摘要：当集成电路技术进入到纳米尺度,金属栅极上分布的晶粒显著减少,功函数变异(WFV)对MOSFET器件和电路性能产生重要的影响.文中通过偏差反向传播(POV)方法将功函数变异解析为平带电压标准差,建立22nm NMOS器件模拟/射频性能的统计分析,这些性能参数包括栅电容、跨导、截止频率和跨导效率.经HSPICE仿真分析结果表明:上述参数均受WFV影响产生随机波动现象,且参数变化相对标准偏差对栅电压非常敏感;从统计分布看,模拟/射频性能参数受WFV影响均偏离正态分布,但其概率统计特性却各有差异.

摘要：为了消除谐波采样中的频谱泄露并降低电路实现代价，提出非均匀同步过采样时钟产生方法．该方法使用延时锁定环路产生非均匀时钟，控制谐波采样的过采样间隔．通过合理设计过采样率、非均匀时钟频率的概率分布以及变化周期，使非均匀过采样噪声位于模数转换器输出带宽之外，减小了采样噪声对谐波频谱的调制影响，保证了非均匀时钟是统计意义上跟踪基波频率的同步时钟．过采样和时钟的非均匀特性大幅简化了延时锁定环路的结构，所需延时单元个数从3×10°减少到125．采样数据可以作为同步采样序列直接进行快速傅里叶变换运算，无需消除非均匀采样噪声和频谱泄露的操作．在使用1．6384MHz参考时钟、基波频率为46～54Hz的情况下，63次谐波范围内的谐波幅度和相位测量误差分别小于0．02％和0．031°．

摘要：给出了 InP DHBT 器件在片测试用到的开路和短路结构的等效电路模型.模型拓扑结构基于物理结构建立并对其在亚毫米波段的高频寄生进行相对完整的考虑.模型的容性和阻性寄生采用解析提取技术从开路结构低频测试数据中获取.模型的高频趋肤效应采用传统物理公式计算初值并结合短路测试结构的低频解析提取结果对计算公式进行修正使其适用于实际测试结构建模.模型拓扑结构和参数提取方法采用 0.5 μm InP DHBT 工艺上设计所得开路、短路测试结构进行验证.模型仿真和测试所得S参数在0.1~325GHz频段内吻合地很好.

摘要：设计了一种易于集成、适用于驱动高侧N型开关管的栅极驱动器,该电路具有成本低、速度快、驱动能力强等特点,可以满足大尺寸高侧N型开关管的驱动需求。内置的、可持续工作的电荷泵能够驱动高侧N型开关管,使之恒定导通,解决了传统自举电路中低侧开关管不工作时高侧开关管输出电压不稳定的问题。该方案无需使用外置的自举电容,降低了栅极驱动器的使用成本和封装成本。采用0.18μm BCD工艺进行设计,并成功流片。测试结果表明,该栅极驱动器可以驱动面积达0.5 mm^2的高侧N型开关管,电路可靠性高。

摘要：MOSFET的精确匹配对模拟和混合集成电路的性能至关重要,随着器件特征尺寸减小至纳米,将MOSFET失配模型进行改良以适应新工艺显得十分迫切.文中应用改进的ALPHA律平均漏电流模型拟合65 nm器件的HSPICE仿真数据,并提取了相关工艺参数,该模型与BSIM4模型数据相比平均相对误差为1.70%,相对标准差8.26%;再利用该模型并结合偏差传递公式实现了一个简单的65 nm工艺MOS器件电流失配标准差计算模型.实验结果显示,该模型与HSPICE蒙特-卡罗仿真数据相比平均相对误差为7.69%,相对标准差为10.49%.这表明文中模型简单、有效,又能保证精度.

摘要：复数权神经元由于引入了多阈值逻辑而具有更强的性能.文中根据其数学模型,结合二进感知器神经元稳健设计概念,提出了该神经元的稳健性数学定义,并根据定义,得到了简单逻辑和异或逻辑的单个神经元稳健实现方案.然后根据该方案提出了任意复杂布尔函数稳健实现算法,同时证明了该算法的正确性.最后通过具体实例演示该算法实现布尔函数的过程和方法,结果表明了基于该神经元的稳健学习算法实现布尔函数优点和灵活性,说明了其强大的逻辑处理能力.

摘要：介绍一种基于70nm砷化镓变晶性高电子迁移率晶体管(mHEMT)工艺的漏/阻双模、高性能D波段无源混频器.该单片集成基波混频器采用共面波导(CPW)实现.为了保证电路高频设计的准确性,对共面波导进行电磁场仿真建模.采用谐波平衡法对漏极、阻性2种状态的端口大信号阻抗进行仿真分析,设计出射频(RF)和本振(LO)信号共用的匹配网络.测试结果表明:在漏极状态下,当射频频率从110GHz变化到150GHz、中频频率固定为1GHz、本振信号功率设置为3dBm时,转换增益位于-4.4^-11.6dB;在阻性状态下,当射频频率从110GHz变化到150GHz、中频频率固定为1GHz、本振信号功率设置为0dBm时,转换增益位于-8.0^-18.6dB.包含焊盘在内,芯片面积为0.86mm×0.43mm.

摘要：目前自激振荡线路驱动器由于极限环频率较低,在输入信号频率较高时,系统增益下降较大,由延时决定的自激振荡线路驱动器可提高极限环频率。本文分析了提高极限环频率后系统增益、线性度和功耗等的变化,并采用0.25μm CMOS工艺设计了一个VDSL线路驱动器进行验证。实验结果表明,提高极限环频率可减小高频输入信号时系统增益的下降,且在一定范围内可提高线性度,但过高的极限环频率会引入过大的电源噪声和地噪声,恶化线性度。

摘要：针对射频识别(RFID)中标签同时通信导致的碰撞问题,提出一种并行识别标签的欠定盲分离的防碰撞算法.该算法通过分析系统通信中阅读器天线数目小于标签数目的情况,建立同步欠定盲分离的标签碰撞模型,得出RFID多标签数据碰撞符合欠定盲分离算法要求的结论,使用非负矩阵分解来实现不具有稀疏性的碰撞标签信号的欠定盲分离.在分离性能和吞吐量2个方面对所提出的算法进行性能仿真,实验结果表明所提出的基于欠定盲分离的防碰撞算法能够有效地分离标签信号,同时在相同的3根接收天线情况下,该算法的最大吞吐量比当前的盲分离标签防碰撞算法提高了100%.