摘要：基于串行/解串器技术的核电子学时钟同步系统的抖动会逐级累积,为此设计了基于锁相环的时钟抖动消除电路。通过选择合适的环路滤波器带宽,可以将时钟抖动降低到9 ps左右。建立了附加抖动模型以估计时钟分发的最大级数。测试表明,时钟抖动消除电路能够保证全局时钟顺利分发下去,可以在实际工程设计中借鉴使用。

摘要：介绍了兰州重离子加速器冷却储存环(HIRFL-CSR)外靶实验中时间起点探测器(T0)的前端电子学原型模块的设计与测试。探索了基于过阈时间法和专用集成电路NINO芯片进行多气隙电阻板室探测器信号读出的模拟前端电路的设计技术,并实际完成了原型电子学模块的设计。此模块共集成6个测量通道,可以进行前沿甄别及电荷时间变换。目前已经在实验室条件下完成了各项电子学性能测试,包括不同甄别阈值下的时间精度测试以及不同输入信号幅度下的输出脉宽测试。测试结果表明,在100 f C至2 p C的动态范围内,此模块时间精度好于20 ps,满足应用需求,这也为进一步的电子学系统设计做好了准备。

摘要：为了满足现在大型核物理实验中数据传输的需要,设计了一种基于RS-485、异步串口通信协议的长距离数据传输系统;系统采用现场可编程门阵列(Field programmable gate array,FPGA)作为主控芯片,在FPGA的内部实现异步串口通信协议编解码、时钟数据恢复,同时使用RS485收发芯片Max3467来增强差分信号的驱动能力,提高了该系统在长距离数据传输中的可靠性;目前该系统可以20.48 Mbps的单线波特率在100 m双绞线电缆上实现无误码数据传输。

摘要：在大规模数据采集系统中,数据中心承担将碎片化的采集数据进行高速可靠远距离传输的任务。现有的数据中心通常利用网卡,配合TCP/RUDP等软件协议实现该功能,但数据率和带宽利用率受报文长度制约。本文利用FPGA、千兆以太网和PCI-e接口,搭载基于硬件的可靠传输协议,配合上位机软件,设计了一种新型的数据中心。测试表明该数据中心带宽利用率可达99.9%,实现了报文长度无关的高速可靠数据传输。

摘要：针对物理实验读出的需求设计了一款低功耗12 bit 30 MSPS逐次比较型模数变换器(Analog-to-Digital Converter,ADC)芯片,为评估其性能指标参数,需进行系统的测试。在本研究工作中构建了测试系统,然后按照IEEE标准进行了系统的测试和分析。测试结果表明,输入信号在基带范围内ADC有效位(Effective Number Of Bit,ENOB)约为9 bit,达到了本版本芯片的设计指标。同时,综合分析静态性能与动态性能测试结果,可以通过优化逐次比较型ADC中电容阵列电容失配参数,进一步提升ADC的非线性指标,为下一版芯片的改进设计提供了参考依据。

摘要：TDC(time-to-digital converter)作为基于信号甄别和时间数字转换的时间测量技术路线的主要组成部分之一,至今在诸多领域中都具有广泛的应用。本实验室对高精度时间测量TDC ASIC(Application Specific Integrated Circuit)进行了深入研究,在180 nm CMOS工艺下完成了基于DLL(Delay-Locked Loop)结构的原型芯片的设计,芯片命名为DHR TDC。为了评估原型芯片的相关性能以推进下一步的改版设计,设计了测试电子学模块,构建了相应的电子学测试系统并完成了性能测试。测试结果表明,该TDC具有较好的性能,在实现156 ps的bin size基础上时间精度好于60 ps RMS。同时该TDC在20μs的动态范围下具有较好的线性,其DNL(Differential NonLinearity)和INL(Integral NonLinearity)分别好于0.13和0.15 LSB (Least Significant Bit)。

摘要：设计了一种基于USB接口可编程的16通道准高斯型脉冲信号发生器。利用高速模拟开关电路产生模拟脉冲信号,DAC用于调节脉冲信号的幅度,RC网络以及运算放大器组成的成形电路决定脉冲信号的前后沿变时间,通过FPGA来编程控制模拟开关的通断和DAC的输出,利用USB接口实现PC机的通信和控制,最终输出16通道的准高斯信号。经测试,实现了预期的功能和要求,输出脉冲幅度大小可调,且各通道输出一致性很好,其积分非线性均小于0.7%,可用于大型粒子物理实验前端电子学的性能测试、校准检测等工作。

摘要：随着高速波形数字化技术在核与粒子物理实验中的广泛应用,其对于ADC速度和精度需求日益增大,从而使电子学系统的PCB布局布线更加复杂、成本更高。为了简化设计,降低成本,提出了用于波形数字化的JESD204B的高速接口设计方法,介绍了JESD204B接口的协议及需求,并提出了基于Altera FPGA和专用JESD204B时钟芯片LMK0482x的具体解决方案。测试结果表明,时钟性能优异且JESD204B链路功能正常,系统性能优异,该方法可以实现JESD204B高速接口设计,并应用于波形数字化技术。

摘要：介绍了一种基于PXI总线的高精度、多通道定标器。可测量脉冲信号的最高重复频率为100 MHz,最高计数可达240。定标器有2种工作模式:定时计数模式和精确触发测量模式。定时计数模式工作在低计数率下(～1 MHz);精确触发测量模式可以工作在高计数率下(～100 MHz),可以满足兰州反应显微成像谱仪实验中对定标器的要求。基于可编程逻辑器件FPGA进行设计,使之变得灵活,方便进行升级和改造。

摘要：针对较大规模的成像系统提供了一种经济可行的集成方案。利用光纤的高速传输、USB的方便通用、SDRAM的大容量等特性,设计了前端控制板,完成了一个控制4个CCD相机的功能,并在此基础上对原有软件进行修改,完成整体控制功能。通过增加前端控制板的设计,完成了基于光纤和USB的CCD集成系统,增加了系统的集成度,提高了系统的灵活性。