摘要：针对未来移动通信对射频前端器件提出的多频率、高集成新要求,开展了兼具声表面波(SAW)谐振器和薄膜体声波谐振器(FBAR)技术特点的新型横向激励兰姆波谐振器研究。该文介绍了基于c轴择优取向氮化铝(AlN)压电薄膜的C波段横向激励薄膜体声波谐振器(XBAR)的结构设计、参数优化和制备方法,并进行了工艺验证。通过剥离和刻蚀等步骤制备了谐振频率4.464 GHz、品质因数3039、品质因数与频率之积(f×Q)达到1.56×10^(13)GHz、面积小于0.12 mm^(2)的低杂波XBAR谐振器,并仿真分析了其用于射频滤波器的可行性。该研究为进一步研制多频率、高集成的小型化XBAR滤波器组件提供了有效的设计技术和工艺技术支撑。

摘要：全面综述了硅基超薄柔性芯片在单轴弯曲应力下的力学和电学特性研究进展,包括弯曲形变的测试方法及应力计算公式,弯曲应力对器件及单元电路响应特性的影响,以及考虑应力效应的器件建模方法。弯曲应力会导致MOSFET的迁移率、阈值电压、漏极电流等关键电参数发生变化,且变化率与所施加的应力大小和方向均密切相关。将器件电学参数随应力变化的数学关系与常规的器件模型相结合,可得到适用于柔性可弯曲器件的紧凑模型,从而使下一代计算机辅助设计工具能够满足未来高性能柔性芯片的设计需求。

摘要：设计了一种基于异步时序的两级Pipelined-SAR模数转换器。为实现时序灵活配置,采用一种基于边沿检测的自同步环路来产生频率和相位均可变的内部时钟;为降低整个ADC静态功耗,可调节延迟单元用于合理分配子ADC和增益级的工作时间;三级电荷泵用于设计增益级,从而降低设计难度并进一步降低功耗。最终,该14 bit异步时序ADC在0.18μm CMOS工艺下设计并仿真。后仿真结果表明,在采样速率为10 kS/s时,该ADC的SNDR为83.5 dB,功耗为2.39μW,FoM_(s)值为176.7 dB。

摘要：以MoS_(2)为代表的二维半导体材料是下一代延续摩尔定律的潜在电子学新材料之一。然而,二维特性使得MoS_(2)中电子的输运行为对环境条件高度敏感。采用范德华绝缘体材料进行封装包覆,是目前消除二维半导体器件环境敏感性的有效方案之一。文章采用化学气相传输法制备新型范德华绝缘体材料CrOCl,并以少层CrOCl为介电层和封装材料,设计并制备了基于MoS_(2)的场效应晶体管。以CrOCl为底栅介电层及封装材料的MoS_(2)晶体管的室温场效应迁移率约为60 cm^(2)·V^(-1)·s^(-1),2 K下进一步增大至100 cm^(2)·V^(-1)·s^(-1)。此外,相比于无封装MoS_(2)晶体管高达20 V的回滞窗口,CrOCl的包覆有效消除了晶体管转移特性的回滞现象,证明其在二维材料电子学中的应用潜力。

摘要：功率器件应用于航空航天等领域,可以起到功率转换、开关控制等作用。以GaN为代表的宽禁带半导体材料器件已逐渐地成为新型功率器件的不二选择。介绍了一款p型GaN栅的100 V GaN HEMT功率器件,给出了该器件各项参数的仿真情况、常态测试参数和三温实验数据,并给出了仿真结果与器件实测结果的对比情况。相较于25℃,在125℃环境温度下,器件阈值电压漂移-0.1 V;在-55℃环境温度下,阈值电压漂移+0.1 V;在-55~125℃全温范围内,器件击穿电压没有明显的变化,均为108 V。说明该GaN HEMT器件有较强的全温范围适应能力。

摘要：基于4级级联折叠插值架构,提出了一种12位ADC。电路采用0.18μm SiGe BiCMOS工艺设计。单核达到1.5 GS/s的转换速度,接口输出为2-lane LVDS,延迟时间小于7 ns。前端采样保持电路和折叠插值量化器采用纯双极设计,在不修调的情况下可达到12位量化精度。最后,给出版图设计要点和测试结果。

摘要：介绍了一款基于0.13μm SiGe BiCMOS工艺设计的12位4.5 GSPS D/A转换器。首先给出了低延迟高速率DAC设计对制造工艺器件参数的约束评估,设计采用了低延迟架构和CML逻辑。一种创新的输出模式架构突破了大多数DAC输出频谱sin(x)/x包络的极限,有效扩展了DAC的线性度。同时,该架构减小了关节节点的寄生电容和电感,扩展DAC可用模拟输出带宽至5.9 GHz,该DAC芯片流片测试结果显示其转换速率达到了4.5 GHz,延迟时间少于3.5个时钟周期,转换器在时钟频率4.5 GHz,输出模拟信号频率4.455 GHz时,SFDR达到57 dBc。

摘要：设计了一种基于28 nm CMOS工艺的低噪声高电源抑制LDO电路。采用折叠共源共栅结构设计了高输出阻抗、高增益误差的放大器,降低了电源噪声对输出端的影响。采用共源共栅密勒补偿结构,保证电路在负载处于轻载/重载下保持较高的相位裕度,增强了环路稳定性。误差放大器输入端采用降噪模块电路,降低了噪声对整体LDO电路的影响。基于Cadence Spectre进行仿真分析的结果表明,在1.9 V电源电压下,负载由轻载10 mA突变为重载60 mA时,环路增益为77.6~91 dB,相位裕度达到76°~79°。在中间负载电流30 mA下,对电源抑制(PSR)和噪声进行了仿真。结果表明,电源抑制为-81.9 dB,低频噪声(1 kHz)为258 nV·Hz^(-1/2)。对LDO整体电路进行了版图设计和后仿比对。结果表明,环路增益为83.2 dB,相位裕度为78°,PSR为-78.3 dB,低频噪声(1 kHz)为283 nV·Hz^(-1/2)。

摘要：设计了一种离散时间型24位Σ-ΔA/D转换器。该A/D转换器基于级联噪声整形(MASH)结构设计,整个转换器由前置可编程增益放大器、级联调制器和数字抽取滤波器等模块组成。该A/D转换器采用标准0.18μm CMOS工艺实现,版图总面积为6 mm^(2)。测试结果表明,在16 kS/s输出数据速率下,该A/D转换器的信噪比为106 dB,无杂散动态范围为110 dB,功耗仅为20 mW。

摘要：基于0.13μm SiGe BiCMOS工艺,设计了一种线性驱动电路。该电路具有高速和大摆幅的优势,能线性驱动行波马赫-曾德尔调制器(TW-MZM),可满足光通信系统100 Gbit/s单通道的应用需求。驱动电路包括连续时间线性均衡(CTLE)电路、可变增益放大(VGA)电路和基于Cascode结构改进优化的输出级电路,实现了增益可调,且避免发生由较大输出摆幅导致的晶体管击穿。仿真结果表明,电路的-3 dB带宽为43 GHz,其增益在15~25 dB内可调。在56 Gbaud NRZ/PAM4的输入信号下,测得的眼图形状良好,差分输出摆幅峰-峰值达4 V,电路整体功耗为1.02 W,面积为0.33 mm^(2)。