摘要：不同的集成电路制造工艺,对平衡温度时的带隙基准电压值有影响。为此,本文提出了通过改变带隙基准电压输出级电路结构的方法,实现了在基准电路内部可精确调整基准电压中心值,以满足在不同工艺条件下电路系统对基准电压中心值的精度要求。本芯片根据CSMC公司0.5μm CMOS混合信号工艺模型设计并进行流片。测试结果表明,本文提出的方法能调整基准电压中心值。利用这种方法,可以实现带隙基准电压中心值宽范围的可调,使基准电压的输出完全符合系统所需。

摘要：针对射频识别(RFID)中标签同时通信导致的碰撞问题,提出一种并行识别标签的欠定盲分离的防碰撞算法.该算法通过分析系统通信中阅读器天线数目小于标签数目的情况,建立同步欠定盲分离的标签碰撞模型,得出RFID多标签数据碰撞符合欠定盲分离算法要求的结论,使用非负矩阵分解来实现不具有稀疏性的碰撞标签信号的欠定盲分离.在分离性能和吞吐量2个方面对所提出的算法进行性能仿真,实验结果表明所提出的基于欠定盲分离的防碰撞算法能够有效地分离标签信号,同时在相同的3根接收天线情况下,该算法的最大吞吐量比当前的盲分离标签防碰撞算法提高了100%.

摘要：功耗与性能在高端嵌入式计算系统中都是非常重要的设计指标。基于深度流水处理器中所使用的动态分支预测器的微结构特点,提出了一种利用分页技术来有效的降低gshare分支预测器的功耗的设计方法,详细分析了分支预测器的大小、分页数以及功耗、面积之间的内在关系。

摘要：针对随机缺陷会降低多项目晶圆实际产出的问题,提出一种新的多项目晶圆布图规划算法。通过在布图规划中引入缺陷率模型的方法,增加芯片产量的裕量,降低因随机缺陷造成的产量损失。同时优化模拟退火流程,使得在布图尺寸约束条件下,布图规划过程能够跳出局部最优解陷阱。对工业实例进行布图规划的结果表明,该算法能够接受不满足布图尺寸约束条件的中间结果,从而遍历解空间,得到全局最优的布图,并且相对已有算法,使用相同数量晶圆进行切割时,算法的布图结果增加了137%的芯片产量的总裕量,同时,降低了25%的工作芯片所需要生产的晶圆数量。

摘要：介绍一种基于70nm砷化镓变晶性高电子迁移率晶体管(mHEMT)工艺的漏/阻双模、高性能D波段无源混频器.该单片集成基波混频器采用共面波导(CPW)实现.为了保证电路高频设计的准确性,对共面波导进行电磁场仿真建模.采用谐波平衡法对漏极、阻性2种状态的端口大信号阻抗进行仿真分析,设计出射频(RF)和本振(LO)信号共用的匹配网络.测试结果表明:在漏极状态下,当射频频率从110GHz变化到150GHz、中频频率固定为1GHz、本振信号功率设置为3dBm时,转换增益位于-4.4^-11.6dB;在阻性状态下,当射频频率从110GHz变化到150GHz、中频频率固定为1GHz、本振信号功率设置为0dBm时,转换增益位于-8.0^-18.6dB.包含焊盘在内,芯片面积为0.86mm×0.43mm.

摘要：采用65 nm CMOS工艺,设计一款基波压控振荡器(VCO).采用负阻单元的寄生电容与用户自定义电感形成VCO的电感-电容(LC)谐振网络.采用交叉耦合对管作为VCO的负阻单元,维持VCO的稳定输出信号.通过控制尾电流管的偏置电压大小调节交叉耦合管的寄生电容,从而实现输出频率的调谐. VCO输出缓冲器(buffer)采用共源-共栅(Cascode)结构以减小负载电阻对电路振荡的影响.所设计的片上变压器实现了差分信号转单端信号功能,并与传输线、地-信号-地(GSG)焊盘实现了VCO输出匹配.测试结果表明,电路的输出频率范围为126.6~128.1 GHz,调谐范围为1.5 GHz.当电路工作频率为127.2 GHz时,输出功率为–26.8 dBm,偏频为1 MHz处相位噪声的仿真值为–86.3 dBc/Hz.该电路的芯片面积为405μm×440μm.