摘要：在可重构结构评估模型的基础上,研究了在算法级估计可重构结构的面积、性能和功耗的方法。根据面积、性能和功耗,分两步搜索可重构结构的设计空间。首先,搜索结构域中每个结构实现所有算法时的最小代价,其次,在结构设计空间中搜索最优结构。该方法不依赖任何具体的架构,全面评价可重构结构的优劣,能快速获得全局最优的搜索结果。应用实例表明,在可重构结构设计初期,该方法能有效地指导可重构结构的设计。

摘要：在基于光刻模型的光学邻近校正(MB-OPC)中,线段与控制点的映射关系是影响校正结果的一个重要因素。现有的线段与控制点的映射关系均是基于规则的,或者是精度较差的一对一映射关系,或者是计算速度较慢的全对一映射关系。提出了一种新的带有线段与控制点映射模型的光学邻近校正技术,其映射模型是根据光强梯度推导出的特征区域,线段与控制点的映射关系可以是一对一的,也可以是多对一的,且该映射关系在校正过程中对所有的控制点均适用,无需重复计算。实验结果表明,带有映射模型的MB-OPC结果的边放置误差(EPE)的方差改善显著,且运行时间无显著增加。

摘要：在分析循环分支特性的基础上,提出一种基于过期指令回收的高性能低功耗循环分支折合方法.该方法通过复用指令缓冲区硬件资源实现指令回收区.在循环分支折合过程中,循环体指令直接从回收区送入流水线,降低了分支延时,消除了指令高速缓存访问.通过自适应调整回收窗口宽度,可使有限的指令缓冲区硬件资源同时满足指令缓冲与指令回收的双重需求.当投机折合进入预测盲区时关闭分支预测存储器,从而降低投机折合的动态功耗.实验数据表明,与传统循环分支折合技术相比,应用本方法的嵌入式处理器总体性能平均提升5.03%,取指单元动态功耗下降22.10%.

摘要：片上系统包含的嵌入式存储器数量在迅速增加,这需要高速的提取静态随机存储器(SRAM)时序的方法.传统的SRAM建立时间提取方法(search based for setup time,sbSetup)耗时过大,严重影响了定制电路SRAM的设计周期.针对该问题提出一种基于时延搜索的SRAM建立时间快速提取方法(search delay based for setup time,sdbSetup),该方法通过仿真影响建立时间的局部电路,并利用基于路径延时方法(delay based for setup time,db-Setup)来确定比较精确的时间窗,再运用二分迭代法来提取建立时间.该方法从减少仿真电路的规模和确定精确的时间窗两个方面来优化提取时间.仿真实验表明:与sbSetup方法相比,sdbSetup方法不仅能提供准确的建立时间,而且提取速度平均提高了60倍.

摘要：17种预测模式和率失真优化模式判决极大的增加了H.264帧内编码器硬件设计的复杂度.目前的模式判决快速算法能大量减少模式判决的复杂度,但却不易于硬件实现.本文在Sobel边缘检测模式判决算法的基础上,提出了一种面向VLSI实现的模式判决优化算法.该算法通过修改16×16宏块部分像素的Sobel边缘检测算子来减少存储器读取次数,优化预测模式区域的范围来减少硬件设计复杂度,并采用变换后残差绝对值和(SATD)来简化编码代价判决运算.实验结果表明,采用该算法的帧内硬件编码器可以在确保编码质量的前提下,显著降低硬件实现复杂度和提高编码器效率.

摘要：针对利用混沌轨道信息的密码分析,设计了一种输出-密文混和反馈模式的混沌流密码.使用一类区间数目参数化的分段线性混沌映射,通过多次迭代此类映射产生混沌信号.混沌信号的奇数位用来生成密钥流,偶数位和密文合并后作为后续状态反馈给密钥流发生器.在有限精度实现时,通过引入m序列扰动,克服混沌系统的有限精度效应对密钥流的影响.理论分析和试验结果表明,产生的密钥流具有良好的统计特性,密码系统是安全的,便于软硬件实现;并且可以在算法级调节加密速度,满足不同应用的速度要求.

摘要：本文介绍了亚 10 0纳米工艺可制造性验证的一组工艺仿真和错误定位技术 ,制定了标准单元可制造性设计 (DFM ,DesignForManufacturability)的流程 ,重点讨论了在亚 10 0纳米工艺条件下标准单元设计中遇到的一些典型可制造性问题 ,提出了相应的新设计规则和解决方案 .依靠以上DFM技术方法 ,完成了实际 90nm工艺标准单元可制造性设计工作 .

摘要：针对面向实时应用的片上多处理系统对片上网络提出的低延迟和低抖动通信质量要求,提出一种高效的QoS实现方法.该方法对于路由器中的旁路通道采用预先申请和动态调度机制,根据任务的通信需求和优先级制定了合理的资源分配和冲突处理规则.其中低延迟服务机制利用旁路和专用虚通道使延迟敏感消息尽快转发,低抖动服务机制利用虚通道保留技术和自适应路由算法维持突发消息的传输连续性.实验结果表明:与仅基于优先级和专用虚通道的QoS方法相比,该QoS方法使延迟敏感消息的平均延迟降低了41%,突发消息的平均延迟差异降低了39%,能为片上系统应用提供高质量的差别型服务.

摘要：为了减小深亚微米互补金属氧化物半导体(CMOS)电路待机模式下的泄漏功耗,须寻找使电路泄漏功耗最低的最小泄漏向量(MLV).为此,提出了一种基于泄漏功耗库的线性规划功耗模型,并在此基础上提出了基于改进的遗传算法搜索电路MLV的方法.线性规划模型根据电路泄漏功耗库中各个基本单元的状态对应的泄漏功耗值,来估算整个门级电路的泄漏功耗.遗传算法利用线性规划模型作为评价函数,通过对输入向量集进行自然选择、交叉、变异操作,搜索使电路泄漏功耗最低的MLV.仿真结果表明,搜索到的MLV可以显著降低电路的泄漏功耗,而且易于实现,能够应用于超大规模集成电路泄漏功耗的估计和降低.

摘要：该文提出了一种使用布尔可满足性SAT的新颖组合电路等价性验证技术。算法是在联接电路(Miter circuit)中进行推理来简化验证问题,推理中使用了'与／非'图结构简化、BDD扩展、隐含学习多种方法,最后 使用有效SAT解算器zChaff解决验证任务。该算法综合了BDD和SAT的优点,限制BDD构建大小避免了内存爆 炸,推理简化减小了SAT搜索空间。ISCAS85电路实验结果表明了本算法的有效性。