摘要：针对规模与功耗骤增的集成电路发展趋势,设计了一种可以提供宽范围负载电流的无片外电容型低压差线性稳压器(CL-LDO).为了解决宽范围负载电流与无片外电容等需求所带来的稳定性问题与瞬态特性问题,提出了动态零点补偿的方式与瞬态增强电路结构,既保障了整体电路在全负载范围内保持稳定,又实现了较好的瞬态特性.基于0.11μm CMOS工艺,完成电路设计、版图设计与仿真,仿真结果表明,在0~500 mA的负载范围内,整体环路增益可以达到68 dB;最小相位裕度为56°;当负载电流在1~500 mA之间发生跳变时(Δt=500 ns),输出过冲和下冲分别为56 mV和141 mV,建立时间分别为2μs和0.78μs;PSR为-67.2 dB@1 kHz,负载调整率为0.137μV/mA.

摘要：随着集成电路制造工艺的进步与芯片集成度的提升,对于低功耗芯片的需求越来越大.时钟网络功耗占芯片总功耗的40%以上,优化时钟网络的功耗已成为高性能集成电路设计中最重要的目标之一.本文提出了一种新的寄存器聚类方法来生成时钟树的叶级拓扑结构,通过限制群组的扇出、负载和范围,对寄存器进行合理分组,减少了缓冲器的插入数目和总布线长度,有效降低时钟网络功耗.将该方法整合到传统的时钟树综合(CTS)流程中,在ISCAS89基准电路上测试并分析其有效性.实验结果表明,该寄存器聚类方法在不影响时钟树最大延时的情况下,有效减少了时钟网络20%以上的功率耗散和20%以上的时钟偏移.

摘要：针对L-DSP的调试需求,设计了一种基于JTAG接口的片上调试电路.该调试电路实现了存储资源访问、CPU流水线控制、硬件断点/观察点、参数统计等调试功能.相对于传统调试方式,本文电路通过增加DT-DMA模块,实现数据在外设与内存之间直接传输,极大地提升了调试效率.调试电路在0.18μm CMOS工艺下实现,面积为167 234.76μm2,功耗为8.89mW.同时,调试电路与L-DSP全芯片在FPGA下进行验证,结果表明,该调试电路调试功能完整且DT-DMA传输调试数据的速度是CPU传输的3倍.

摘要：在科学计算、数字信号处理和图像处理等诸多应用中,反正切运算都是常用的基础操作之一。基于Piecewise算法,面向某型DSP芯片设计了一个符合IEEE-754标准的单精度浮点反正切运算器。为了达到设计精度,分析和限制了运算过程中的所有误差。为了确保输出结果具备与原函数一致的单调性,提出了一种可确保算法单调性的设计方法。为了降低硬件成本,使用了二级分层分段方法,并实现了基于电路静态和动态分析的信号位宽设计与优化。基于FPGA的仿真结果表明,反正切运算器所需硬件成本较小,其输出结果与标准结果之间的误差小于1 ulp,且运算器输出具有良好的单调性。

摘要：基于55 nm CMOS工艺,设计了一种级间运放共享的级联噪声整形(MASH)结构Σ-Δ调制器。采用2-2 MASH结构对调制器参数进行了设计。对经典结构的开关电容积分器进行了改进,并应用到调制器电路的设计中,实现了两级调制器之间的运放共享,在达到高精度的同时减少了运放的数量,显著降低了MASH结构调制器的功耗。仿真结果表明,在3.3 V电源电压下,调制器信噪失真比为111.7 dB,无杂散动态范围为113.6 dB,整体功耗为16.84 mW。

摘要：介绍了一种适用于差分结构逐次逼近型模数转换器(SAR ADC)的数字校准算法,并在MATLAB平台上搭建了16位SAR ADC的行为级模型对其进行验证。设计的主DAC采用两段式加差分结构电容阵列,从而大幅度缩小了电路面积。在自校准算法的基础上,提出了一种高精度校准DAC的设计方法,此方法可以量化出极小的误差电压,并具备差分结构的校准功能。经电路验证,校准DAC的量程能达到-6.97mV~6.97mV,精度能达到27.4uV,最终的测试结果表明,ADC的有效位可达到14.92位。

摘要：该文设计了一款12位5.5 MS/s同步全并行-逐次逼近模数转换器(FLASH-SAR ADC)。提出了一种新型单端-差分混合DAC电容阵列,将差分的优势融合到单端SAR ADC中,同时采用分段结构,降低电路面积和功耗。设计了一款跨电压域动态比较器,并采用输出失调校准技术,消除比较器失调电压。根据FLASH ADC和SAR ADC转换的结果进行编码设计,解决了高位和低位输出码组合的问题,并快速处理冗余位,得到最终结果。该设计采用55 nm CMOS工艺实现,在3.3 V模拟电源和1.2 V数字电源下,FLASH-SAR ADC的后仿真有效位达到11.82 bit,信噪失真比为73.12 dB,无散杂动态范围为80.07 dB,总谐波失真为86.22 dB。

摘要：基于GSMC 0.18um CMOS工艺,设计了一种应用于12位ADC的全差分运算放大器。为了提高增益,在套筒式共源共栅结构上运用了增益提高技术。为了提高输入跨导,采用隔离效果更好的深N阱CMOS作为输入端,从而提升增益带宽。为了降低功耗,利用单端放大器作为辅助运放。整体电路结构简单优化。仿真结果表明,运算放大器直流开环增益大于100dB,单位增益带宽大于800MHz,相位裕度大于70°,完全满足目标ADC的性能要求,是一种新型且质量较高的运放,也可应用于其它场合。

摘要：本文对基-2 FFT算法进行了改进,采用并行流水线结构,设计实现了一种低延时可配置的快速傅里叶变换(Fast Fourier Transform,FFT)加速器。提出了一种新型“二分法”频率抽取的方法,按FFT运算顺序抽取数据,减少了等待时间;优化每一级FFT运算存储单元数量及旋转因子存储方式,降低了存储资源需求。基于Verilog语言完成FFT加速器的设计,采用Matlab和Modelsim完成数值计算和仿真验证,仿真结果与计算结果一致。加速器支持可配置采样点数作为输入进行运算,在时钟频率为200MHz时,完成一次1024点复数FFT运算仅需2.65μs。

摘要：为了提高乘法器性能,采用基4 Booth编码算法设计Booth编码器,使用华莱士树压缩结构设计16 bit有符号数乘法器;针对部分积生成的复杂过程提出一种新的部分积生成器,同时进行部分积的产生与选择,提高了部分积生成效率;针对压缩过程中的资源浪费,提出一种部分积提前压缩器,将某几位部分积在进入压缩树之前进行合并,减少了压缩单元的使用。基于28 nm工艺对乘法器进行逻辑综合,关键路径延时为0.77 ns,总面积为937.3μm2,功耗为935.71μW,能够较好地提升乘法器的面积利用率和运算性能。