摘要：简单来讲,芯片“上云”的本质就是用算力换时间、用算力省人力,通过云端弹性算力平衡成本投入,解放生产力。“上云”正成为芯片设计产业的一个趋势,在云端进行IC设计并通过弹性调整满足计算资源需求的时代已然到来。

摘要：对芯片内部短路失效,可以使用EMMI和OBIRCH测试进行定位,但又不能完全采用常规的失效分析方法,本文就芯片内部短路失效注意点进行详细剖析。

摘要：随着芯片工艺的不断升级,芯片设计的频率不断提高,时延故障是引起高速芯片失效的重要因素。在硅后验证阶段,由于缺乏一种对芯片全局路径延时测量的手段,传统构建延时测量电路的方式仅能得到特定关键路径的延时变化情况,在芯片失效时无法进行全面的路径延时分析。本文提出一种基于扫描链的频率扫描实速测试方法对芯片内部大量时序路径的延时进行测量并获取时序裕量。针对生成测试向量时间长,依赖专业测试设备的问题,在自研硬件平台上通过自生成多频率测试向量以及改进数据校验算法成功实现了频率扫描实速测试,对芯片测量的路径延时误差在8 ps左右。通过对不同芯片在不同温度下的实验验证了该方法对路径延时表征的有效性,为今后通过延时参数对高速芯片进行环境适应性分析、寿命预测等研究提供了一种快捷有效的方法。

摘要：单总线接口逻辑芯片的每项命令功能运行,必须通过单总线接口实现,所以单总线接口的通信稳定性、健壮性尤为重要,本文介绍一种既能够对逻辑芯片单总线接口各种边界时序的通信稳定性进行验证,也能够对逻辑芯片的所有命令功能进行验证的验证方法。本文中的单总线接口边界时序验证遍历了Start信号边界和0/1信号边界的所有组合;本文采用了分层设计的结构,同时,验证命令的运行方式既验证了用户实际使用场景,也验证了各条命令间的逻辑联系,还能够实现长时间稳定性验证。

摘要：随着新能源以及无人驾驶汽车的迅速发展,车规级芯片的作用愈加重要。本文介绍了符合AEC-Q100标准的车规级芯片筛选方法,首先对AEC-Q100汽车芯片质量标准体系进行概述。之后详细介绍了符合AEC-Q001和AEC-Q002标准的基于统计学的筛选方法,以及基于空间位置的异常点检测方法,分别介绍了在晶圆测试和封装测试阶段的筛选流程。该方法已成功应用于车规级芯片筛选测试当中。

摘要：提升处理器核的频率是提升处理器性能的重要手段.传统的物理设计流程难以实现高主频的处理器核.基于业界主流的布局布线工具,通过嵌入手工定制部件的网表、逻辑和物理设计协同优化、优化定制布线规则、优化物理设计方法学等组合策略.在相同工艺、面积、功耗对等条件下,达到流片签核要求时,自研处理器核物理设计频率比原始设计可提升约30%.

摘要：集成电路技术是现代电子工程的核心技术之一,它推动了整个科技行业的发展。本文从集成电路的全产业链着手,从器件工艺、制造设备、设计工具和芯片门类4个角度出发,对国内和国际上集成电路技术和产业链的现状作了简要介绍。未来,随着技术的进步和应用需求的增长,集成电路仍将继续发挥重要作用,推动行业的持续发展。希望本文能够对国内的同行有所启发,丰富对于产业现状的认识和理解,为科研应用的方向和目标的确定提供一定的参考价值。

摘要：为了解决关键词唤醒算法部署在边缘计算硬件会带来较高功耗、给电池驱动的设备带来续航挑战的问题,提出了一种基于存内计算技术和软硬件协同优化的低功耗关键词唤醒系统。在算法层面,基于标准MFCC算法拓扑结构提出了一种三值量化MFCC-CNN联合算法,将MFCC中的全部通用矩阵乘映射到神经网络加速器当中。在电路层面,提出了一种基于SRAM的存内计算核心,用于解决传统冯·诺依曼架构加速器存在的功耗墙和存储墙问题。同时通过复用存内计算核心的SRAM存储功能提出了一种基于查找表实现的缓存电路,用于替代寄存器延迟链电路。SRAM存内计算核心和SRAM缓存电路均采用定制单元实现。在系统层面,基于以上2种定制电路设计了一种低功耗关键词唤醒系统。该系统采用ASIC与定制化电路设计流程设计,并使用28 nm CMOS工艺库对该设计进行了ASIC综合,在250 kHz下,关键词唤醒系统运行10分类任务的延迟是64 ms,整体功耗为645.28μW,其中MFCC流水线的动态功耗占总动态功耗的5.9%,总功耗仅占系统功耗的1.3%。

摘要：本文是基于一种实现高可靠性IP设计的物理机理研究,首先探究了影响高可靠性IP设计的物理机理一方面来源于电迁移EM现象造成的“硬伤”,进而探讨了可用来衡量高可靠性IP的平均无故障时间MTTF的计算公式,并据此分析了对应芯片制程工艺演进的EM加剧效应。再者通过实验分析手段考察了影响高可靠性IP设计的噪声因素,界定其属于影响可靠性IP设计的“软伤”,从应对软噪声的角度提出了采用不同于常规的高电压(HV)设计方案,来实现改善高标准单元库IP设计的可靠性,进而提出一种实现高可靠性IP设计的可行方案,这一方案同时具有减小漏电流效果。

摘要：基于SMIC 40 nm CMOS工艺设计了一款工作频率覆盖5~20 GHz的超宽带6位移相器。该移相器采用矢量合成结构,核心电路包括输入巴伦、正交信号发生器、矢量合成器和数模转换电路。正交信号发生器采用三级多相滤波结构,拓展了带宽。采用低误差和电流阵列控制结构的矢量合成器,实现了高的移相精度。后仿真结果表明,该移相器输入和输出回波损耗分别小于8.85 dB和10.12 dB,RMS相位误差小于1.52°,RMS增益误差小于0.17 dB。在2.5 V电源电压下功耗为43.50 mW。芯片面积为1.06 mm×0.80 mm。