摘要：论述了UMC65nm CMOS工艺实现的全定制全数字锁相环.该锁相环用于提供高速嵌入式SRAM内建自测试所需的时钟.分析了全数字锁相环的工作原理和电路架构,并给出了整个锁相环系统的电路和版图实现.编码控制振荡器是全数字锁相环中的核心电路,提出了一种改进的编码控制振荡器,具有高线性度和高精度的特点.在理论上分析了全数字锁相环系统的稳定性,并给出所采用的锁相环架构的稳定性公式.该锁相环达最高输出频率为2GHz,抖动小于1%.

摘要：给出了一种设计低功耗静态随机存储器(SRAM)的技术,实现了在电路级与架构级层次上同时降低漏电流与动态功耗。该技术采用源极偏压结构控制漏电流,将一个钳位二极管与NMOS管并联插入GND与SRAM单元的源极之间,当NMOS打开时SRAM进行正常的读写操作,而NMOS关闭则会将源极电压抬高至钳位电压,降低漏电流的同时保证了数据的稳定性;对SRAM结构进行独特的布局,引入Z译码电路,极大地减少每次操作时激活的存储单元数量,明显降低动态功耗;将power-gating技术与高阈值(highV_(th))器件相结合的低功耗设计应用于外围电路,进一步降低漏电流。基于UMC 55nm SP CMOS工艺制造了包含多个SRAM实例(instance)的测试芯片,测试结果证明了该技术的有效性与可靠性。

摘要：采用一种R-C-R组合式逐次逼近A/D转换方法,基于UMC 90 nm CMOS工艺设计了一种12位1兆赫兹采样频率的逐次逼近型A/D转换器.在电路设计上,通过复用两段式电阻梯结构,有效地降低了系统对电容阵列的匹配性要求.在版图设计方面,采用了特殊的电阻梯版图设计方法来减小连接电阻的失配影响,并采用金属叉指电容来提高工艺兼容性以减小工艺成本.在3.3 V模拟电源电压和1.0 V数字电源电压下,测得微分非线性为0.78最低有效位.当采样速率为1兆采样点每秒,输入信号频率为10 kHz时,测得的有效位数为10.3,包括输出驱动在内,功耗不足10 mW.整个转换器的有源面积小于0.31 mm2,符合嵌入式片上系统的应用要求.

摘要：动态存储器(DRAM)需要通过刷新来保持内部的数据。为降低存储器刷新过程的电路功耗,设计一种具有温度自适应特性的刷新控制电路。根据二极管的电流在阈值电压附近的温度特性,利用电容充放电的结构,提出一种具有温度自适应特性的刷新时钟电路,使存储器刷新频率随电路温度变化而变化,其趋势符合动态存储器的刷新要求。仿真实验结果表明,新的电路在保证DRAM信息得到及时刷新的前提下,有效地降低了其刷新过程中的功耗。

摘要：在比较了三种不同的分段式全电容D/A结构的基础上,介绍了一种10bit电荷再分配型逐次逼近A/D转换器IP的设计。该转换器采用UMC 90nm SP-RVT CMOS工艺。该转换器IP的特点是采用了一种利用边缘效应的边缘电容器来代替代价昂贵的PIP和MIM电容器,提高了该IP的工艺兼容性,降低了成本。后仿真结果显示,此A/D转换器在1Msam-ple/S的速度下,有效位数可达9.6bit,功耗仅为500μW。