摘要：考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。

摘要：该文从一个基于关系数据库的面向对象科研信息数据库管理系统-KYOODB的设计出发，首先介绍了系统的软件结构；接着探讨了系统的对象模型和标识设计；最后较详细地介绍了KYOODB系统的存储结构。

摘要：高级综合技术的研究在当前倍受关注．高级综合完成从数字系统的行为描述到实现该行为的寄存器传输级设计的转换，这个转换过程可由四个子任务实现，即内部表示、操作调度、资源分配和控制器综合．功能单元的分配一般在操作调度阶段进行．在资源分配时，主要完成寄存器的分配，为了节省资源，提高设计质量，应确定数据路径综合中所需的最小的寄存器的数目．针对当前已出现的寄存器分配算法的不足，本文提出了一种新的寄存器分配算法．经实验证明，该算法具有速度快、效率高的特点，应用在高级综合系统中时，可极大地提高综合设计的质量．

摘要：提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径.

摘要：采用一种优化阶符的二进制数据表示方法,达到了减小LS-DSP内串行分布式计算滤波器的动态功耗的目的.实验结果表明,该方法可有效减小LS-DSP内串行分布式计算滤波器10%的动态功耗.

摘要：本文主要从提示的选择、数据并行性与任务并行性等方面讨论了一种简单的并行程序设计语言。

摘要：初级反馈AC/DC转换器是近几年出现的一种新结构,如何精确控制它的输出电压是此结构的设计难点之一.描述了初级反馈AC/DC转换器的结构,并对其反馈电压波形进行了详细的分析.推导出初级反馈AC/DC转换器驱动管导通时间和变压器次级线圈退磁时间之间的关系,提出了利用驱动管导通时间确定反馈电压采样时刻的方法,从而实现对初级反馈AC/DC转换器输出电压的精确控制.测试结果表明,利用此方法设计的初级反馈AC/DC转换器,其输出电压的负载调整率2.92%～3.38%.

摘要：文章介绍 LS RISC中的 32位浮点乘法器的设计，它可用于完成定点 32位整数与序数的乘法操作和 IEEE754规定的单精度扩展浮点数据的乘法。

摘要：综述SPA和DPA攻击与防御技术的最新进展情况,在攻击方面,针对不同的密码算法实现方式,详细描述SPA、DPA和二阶DPA攻击技术.防御技术分别介绍了各种掩码技术、时钟扰乱技术以及基于双轨互补CMOS的功耗平衡技术,并分析了这些技术中的优缺点,最后对该领域未来可能的研究方向和研究重点进行了展望.

摘要：在支持预搜索的面积紧凑型BCH并行译码电路中,采用双路选通实现结构,在校正子运算电路的输入端完成被纠码序列与有限域常量的乘法,简化了电路结构;在实现IBM迭代算法时,为了压缩实现面积,复用一个有限域GF(2n)上的二输入乘法器,一轮迭代运行多拍运算;设计了全组合逻辑预搜索模块,加快了BCH截短码的搜索速度。同现有技术相比,该译码电路实现面积紧凑且关键路径短。综合与静态时序分析结果表明,对于512字节的信息元和8-bit的纠错能力,该译码器在80MHz工作频率下符合时序要求;在TSMC0.18μm工艺库下仅需约14800门,满足目前大容量存储设备对数据可靠性和成本控制的要求。