摘要：多媒体处理经常包括许多乘加操作 .给出了一种新型的适用于多媒体处理器的 MAC单元的设计 ,它用两个 8b× 8b的乘法器来完成 3种不同字长情况下的乘加操作 :第 1种情况是 16 b× 16 b整数或序数乘加 ;第 2种情况是 8b× 16 b、16 b× 8b或 8b× 8b整数或序数乘加 ,其中 8位被乘数又可以分为高字节和低字节两种 ;第 3种情况是两个 8b× 8b整数或序数乘加并行操作 .除第 1种情况需要 2个周期外 ,其余操作都可在 1个周期内完成 ,且其在AT2

摘要：首先介绍了 L S SIMD阵列微处理器的三种并行性 :数据并行、流水线并行和指令的并行执行 .针对这三种并行性 ,阐述了控制逻辑的设计 .

摘要：在浮点处理元中串行实现除法和平方根计算虽然速度慢 ,但设计简单规则 ,占用资源少 ,有利于嵌入式的应用 .结合嵌入式协处理器 L SC87的研制 ,给出了串行实现除法和平方根计算的基 4SRT算法 ,介绍了确定 SRT选择常数过程中不确定区域的验证方法 ;给出了除法与平方根计算可共用的基 4SRT查询表设计 ;同时讨论了迭代冗余结果向非冗余二进制的转换 .本协处理器设计最大限度地利用了通用数据路径来完成 SRT算法的实现 ,节约了设计资源 。

摘要：浮点加减运算是现代数字信号处理应用中非常频繁的操作,介绍了字长为20位的TIDSP浮点数在VirtexTM-E系列FPGA上的实现,这种设计在用三拍实现浮点加减运算时,速度达到了80M以上。

摘要：考虑到浮点运算在图形处理中的重要作用,依据速度和面积的优化原理,文章从两个方面对FAU结构中最复杂的双精度浮点加法进行了研究。其一:在结构上采用了三条相互并行的主线,设计了一种尽可能并行处理的三级浮点流水结构,极大地提高了运算的速度,节约了芯片资源;其二:对结构中制约浮点加法速度的关键运算——尾加和移位操作进行了创新设计与实现,并就设计的先进性和高速性与传统设计进行了参数比较和综合分析。

摘要：高级综合技术的研究在当前倍受关注．高级综合完成从数字系统的行为描述到实现该行为的寄存器传输级设计的转换，这个转换过程可由四个子任务实现，即内部表示、操作调度、资源分配和控制器综合．功能单元的分配一般在操作调度阶段进行．在资源分配时，主要完成寄存器的分配，为了节省资源，提高设计质量，应确定数据路径综合中所需的最小的寄存器的数目．针对当前已出现的寄存器分配算法的不足，本文提出了一种新的寄存器分配算法．经实验证明，该算法具有速度快、效率高的特点，应用在高级综合系统中时，可极大地提高综合设计的质量．

摘要：提出了低功耗架构、片上总线预选器等新的设计思想和改进的高阶布斯算法,利用0.35μmCMOS工艺,研制成功一种低功耗、高性能32位浮点精简指令系统(RISC)微处理器.该处理器芯片内置128kb静态随机存储器,芯片面积为7mm×7mm,中断和定、浮点等指令集所有指令运行正确,32位浮点乘法运算仅需17.8ns.与传统的设计相比,该微处理器主频提高了38%,功耗下降了39%,50MHz频率下的动态功耗仅为164mW,并具有边界扫描测试功能.研制结果表明,新的设计思想和算法有效地提高了微处理器的综合性能,为嵌入式浮点RISC的研究提供了新的途径.

摘要：采用一种优化阶符的二进制数据表示方法,达到了减小LS-DSP内串行分布式计算滤波器的动态功耗的目的.实验结果表明,该方法可有效减小LS-DSP内串行分布式计算滤波器10%的动态功耗.

摘要：本文主要从提示的选择、数据并行性与任务并行性等方面讨论了一种简单的并行程序设计语言。

摘要：综述SPA和DPA攻击与防御技术的最新进展情况,在攻击方面,针对不同的密码算法实现方式,详细描述SPA、DPA和二阶DPA攻击技术.防御技术分别介绍了各种掩码技术、时钟扰乱技术以及基于双轨互补CMOS的功耗平衡技术,并分析了这些技术中的优缺点,最后对该领域未来可能的研究方向和研究重点进行了展望.