摘要：针对定制设计中的触发器单元,提出了一种双移位寄存器链单粒子实验验证方法,利用该方法对基于0.35μm CMOS/SOI工艺、普通结构设计的抗辐射触发器,分别在北京串列加速器核物理国家实验室和兰州重离子加速器国家实验室进行了单粒子实验.实验结果表明,该抗辐射触发器不仅对单粒子闩锁效应免疫,而且具有非常高的抗单粒子翻转的能力.

摘要：针对太空环境的实际应用,为了满足32bit数据纠二检四,选用(50,32)BCH缩短码来实现.为了克服BCH编译码电路硬件结构复杂、计算周期长的缺点,对BCH码的编码和译码过程进行了研究,提出了一种求共有表达式的贪婪算法,使编码器与译码中求伴随式部分并行化设计后面积开销最小.通过使用直接译码算法求错误位置多项式,并去掉了复杂的除法操作,提高了译码器的效率.在SMIC 130nm的标准CMOS工艺下进行综合,结果表明:编码器的关键路径延迟约为1.10ns,而译码器只需4.91ns.

摘要：为了解决传统星座管控模式下卫星可控时间少、不具备在轨调度能力、任务实时处理能力差、星上观测执行收益低等问题,设计了一种面向星座的云计算系统(C3S,constellation cloud computing system).该系统利用高低轨卫星特性设计系统架构,实现对多个卫星的实时可控,通过智能调度策略实现多星协同对地观测任务和多星协同目标检测任务的在轨有效调度.对于多星协同对地观测任务,通过设计启发式的初始解生成策略、基于玻尔兹曼选择概率的轮盘赌选择算法、基于种群离散程度的自适应交叉算子和变异算子、基于种群收敛系数的停止条件改进遗传算法.对于多星协同目标检测任务,设计了一种考虑数据发送时间和实时星间距离的两阶段调度策略.最后,在基于kubernetes定制化开发形成的地面演示与验证系统上,验证了系统架构设计的合理性、在轨调度算法的有效性,与传统的星座管控模式相比,24 h内低轨星座节点的平均可控时间提升了17.7 h,多星协同目标检测任务的平均时间延迟降低了50%,多星协同对地观测任务的平均收益提升2.58%.

摘要：基于28 nm CMOS工艺,设计了一款新型电流模自偏置锁相环.重点分析了电荷泵、电压转电流(V-I)模块、电流型数模转换器(Digital to Analog Converter,DAC)及电流控制振荡器(Current-Controlled Oscillator,CCO)的电路设计和功能.采用电流复制反馈偏置(Replica Feedback Bias)技术,实现了带宽自适应,利用可编程的DAC模块降低了输入范围对于系统稳定性的影响,消除分配范围对于环路稳定性的影响,利用前分频器进一步拓宽输入频率范围,实现了宽输入输出频率范围及低抖动电流模锁相环的设计.整体芯片面积为0.07462 mm^(2),采用双电源供电1.8 V/0.9 V,最大功耗为10 mW,输出频率为1 GHz~3.2 GHz.仿真测试结果表明,输入参考频率为50 MHz时,在2.1 GHz中心频率1 MHz频偏处的相位噪声为−98.18 dBc/Hz,rms抖动为1.914 ps.

摘要：随着IC芯片的供电电源趋向低电压以及大电流,基于2.5D硅通孔技术(Through-Silicon-Via,TSV)、倒扣焊、高温共烧陶瓷(High Temperature Co-fired Ceramics,HTCC)、3D堆叠等的微系统模块的电源分配系统(Power De‐livery Network,PDN)的设计越来越重要。芯片电流经过PDN互连产生输出噪声,这些互连必须提供一个较优低阻抗的信号返回路径,保持芯片焊盘间恒定的供电电压且维持在一个很小的容差范围内,通常在5%以内。基于芯片封装系统(Chip Package System,CPS),结合TSV硅基板、HTCC管壳、PCB三级协同对微系统模块PDN提出设计及优化方法,从直流设计、交流阻抗设计分别进行阐述,并运用芯片电源模型(Chip Power Model,CPM),结合时域分析实现了电源纹波PDN低阻抗设计。

摘要：微系统技术是后摩尔时代延续摩尔定律重要的解决途径,能够满足电子装备对小型化、多功能电子系统的迫切需求.由于国内外基础工业条件及布局存在较大差异,无法将国外微系统技术路线全盘复制,应立足国内集成电路产业及封测产业的现状,走适合中国国情的自主可控技术路线.本文从微系统产品设计、制造及测试的研制流程出发,重点对微系统设计仿真、先进封装和集成测试等方面的关键技术展开研究,形成了自主创新的关键技术解决思路,并提出了微系统的未来发展预判.

摘要：针对多核系统中PLB和AXI总线间协议转换的需求,首先研究了总线协议与PowerPC处理器的访存行为,进一步研究了流水控制、读写叠加等高效率转换策略,最后研究了面向多核系统应用的缓存一致性维护策略.针对命令信号、读数据信号和写数据信号独立传输的特点,设计多通道流水线结构,既实现了命令与数据的流水并行也实现了读事务与写事务的叠加并行;在多通道流水线结构的基础上,提出一种流水并行+可变长描述符的2级加速转换技术,通过给予流水线输入更连续的总线事务,实现更高的总线转换效率;借鉴Cache表项的结构和维护策略,提出基于动态命中预测的缓存一致性维护技术,加速一致性读命令的进程.最终,实现一种高性能的PLB到AXI总线桥设计,达到总线协议行为全覆盖、命令转换低延迟的目标.总线桥应用于某款基于双核PowerPC处理器的异构多核体系结构芯片,解决了SoC系统内PLB到AXI总线的高效、高可靠转换问题,并在65 nm工艺下完成流片.

摘要：近年来,独享L2 Cache是实现高性能多核处理器的主流架构,但是该架构在维护Cache一致性上需要多次访存,增加了系统开销.为此,本文基于PowerPC指令架构实现了一种基于私有Cache状态机与片上总线监测机制相融合的多核缓存一致性设计,使处理器之间可以直接通过干涉接口交互数据.采用硬件描述语言Verilog HDL设计并实现了该多核缓存结构,仿真结果表明,在实现缓存一致性时,这种具有干涉路径的结构相比于传统访存方法最大能够节省87.06%的时间开销,有效地提升了多核处理器性能.最后经过实物芯片在板级上的测试,与仿真结果保持一致.

摘要：概述了国内外对DDR存储器单粒子翻转试验与加固设计的研究历史及现状,并对其未来趋势进行展望.国内外研究人员开展了许多DDR存储器单粒子翻转相关试验,对各代DDR存储器的单粒子翻转截面和翻转阈值进行统计对比.通过对试验过程及其结果进行分析总结,研究工艺制程、存储容量及辐射剂量与单粒子翻转截面间的关系,发现随着DDR存储器工艺尺度的缩小、存储容量的增大,其对单粒子翻转的敏感度也逐渐增大.现有的DDR存储器抗单粒子翻转加固主要分为工艺加固和设计加固,包括SOI工艺、版图加固、电路冗余和纠错码等.简述了各类加固方法的机理,分析了各类加固方法的优势及存在的不足,并重点介绍了更具有普适性的纠检错算法加固,包括片上纠错码和EDAC(Error Detection and Correction)IP核.通过对几种典型的纠错码在纠检错能力、时间延迟、面积开销和功耗上加以对比,发现SEC-DED(Single Error Correction-Double Error Detection)海明校验码可用于纠正单粒子单位翻转,正交拉丁方码在纠正单粒子多位翻转方面优势显著,这为后续提出新的DDR存储器抗单粒子翻转加固方法提供了思路.

摘要：针对嵌入式系统的低功耗要求,采用位线分割结构和存储阵列分块译码结构,完成了64kb低功耗SRAM模块的设计.与一般布局的存储器相比,采用这两种技术使存储器的功耗降低了43%,而面积仅增加了18%.