摘要：为了更加有效与便捷地识别SDH(Synchronous digital hierarchy,同步数字体系)中帧的起始位置,保证帧同步的正确性,提出了一种SDH传输系统中帧定位电路的设计方法。通过反复调用模块与指示帧告警信号相结合的方法,防止帧定位产生伪同步与真失步现象。并采用Veri l og语言对设计进行了RTL级的描述、仿真和综合,最终以ASIC方式得到实现。该设计方法与传统设计方法相比,更加方便简洁地实现了较复杂的帧定位过程。实验证明该设计能够完成帧定位的过程。

摘要：为了适应智能电网的发展要求,本文提出了一种基于扩频通信理论的低压电力线载波扩频通信芯片的设计。通过对有关文献资料中相关设计的大量分析、比较,以及对最新理论建模工具SystemView的应用,本文应用Verilog-HDL语言对该电路进行了设计,并利用FPGA(Field Programmable Gata Array)进行了实验验证。实验结果表明,本设计电路可以准确地解调出电力线上的数据信号,并很好地满足相关的性能指标,从而完成电力线上信息的数字化通信的功能。

摘要：M-BUS作为各种智能仪表、控制装置远程通信的总线,近年来在国内得到快速的发展。本文根据M-BUS通信标准设计了一款专用终端收发芯片FG722,具有接收动态电平识别、发送电流调节、从机供电、高精度、低功耗、低成本、抗干扰能力强等特点。可广泛应用于智能水表、气表、热量表、智能电网抄表系统,智能传感器网络等。

摘要：为了克服晶体振荡器的温漂问题,提高时钟精度,控制输出脉冲。本文设计了一种脉冲发生器,采用基于分频链的时钟校准方法,结合脉冲控制电路,可以输出标准时钟脉冲。标准时钟脉冲在脉冲发生器的控制下产生频率和脉冲个数都可调节的脉冲序列,其校准精度达±0.25 ppm,校准范围±32 ppm。经仿真验证,该方案符合设计初衷,达到设计要求。

摘要：针对晶体振荡器的温漂特性,设计了一种基于分频链的时钟校准算法。在不改变晶体振荡器的情况下可调节时钟频率,校准精度达±0.25ppm,校准范围±32ppm,通过多次实验分析,用Verilog-HDL语言编写全部模块,在modelsim6.2b软件中实现模块仿真。全部功能正常实现,符合设计要求。