摘要：多路视频编码传输系统已经越来越广泛地应用到民用无人机航拍记录系统、视频监控、智能交通系统,以及机载航空领域。系统除了对视频压缩的效率和质量有较高的要求,传输速度也近乎要求零延迟。设计了一套嵌入式视频编码传输系统,采用H. 264编码标准和FC网络协议,设计了基于FPGA的硬件平台和软件架构,实现了性能良好的四路H. 264实时视频编码FC传输系统。设计成果已用于机载实时视频编码传输应用环境,具有重要的实用意义。

摘要：XILINX FPGA内部拥有丰富的存储资源BRAM,可以大大简化设计的复杂度,在电子硬件模块设计中得到了广泛应用。BRAM可以用来设计单口存储器、双口存储器和FIFO等,满足数据缓冲和交换等应用需求。简要介绍BRAM的主要接口和功能,结合多年经验,重点描述了使用BRAM过程中异步访问接口设计考虑和双口存储器访问竞争处理等方面应注意的问题,为正确使用BRAM提供参考。

摘要：纹理映射能够用较小的代价实现很强的图形绘制真实感,随着图形处理器的并行度提升,纹理映射需要的存储带宽成为图形处理器设计的瓶颈。通过分析不同纹理过滤模式下纹素访问的特性,基于Quad并行的二维光栅化及纹理映射流程,设计实现了一种多端口多Bank非阻塞的二维纹理Cache。仿真结果表明,该纹理Cache的命中率在85%以上,发生阻塞的概率在10%以内,可以满足高性能纹理贴图的存储带宽需求。

摘要：随着航空电子技术的发展,原有的1 Mb/s总线传输速率已无法满足机载总线数据传输要求,高速GJB289A数据总线技术应运而生。为了保证高速GJB289A总线功能、性能的正确性,总线协议的符合性以及系统通信的可靠性,研究高速GJB289A总线系统的测试方法非常必要。主要从高速GJB289A总线系统电气特性、总线协议符合性、系统通信三方面实现对高速GJB289A总线系统测试方法的研究,介绍高速GJB289A总线系统测试平台搭建与测试方法,为后续高速GJB289A总线系统的设计、开发及研制奠定基础。

摘要：随着高速通信系统的发展和传输速率的不断提高,锁相环不仅需要产生低抖动、低噪声的时钟,而且要求频率覆盖范围广和支持多协议。而压控振荡器作为锁相环中产生时钟的核心模块,其相位噪声和频带范围等性能将直接影响到通信系统中传输时钟的信号质量。为了满足多协议的不同传输频率要求,设计了一种针对6.5 GHz^11 GHz宽频带低噪声的LCVCO电路,通过6位频带选通信号对调谐电容阵列进行粗调谐和细调谐,产生64个时钟频带,同时频带内设计最优的VCO增益,在保证较低的相位噪声的情况下覆盖所有的频点。采用40 nm CMOS工艺,仿真结果表明时钟输出频率覆盖6.5 GHz^11 GHz,相位噪声不超过104.9 dBc@1 MHz。

摘要：命令处理器是GPU中的可编程染色器,它将接收到的图形命令发送到3D引擎进行处理并绘制出图像。命令处理器是GPU数据处理的来源,其对图形命令的解析方式、处理速率与数据吞吐量直接决定了图形处理器3D引擎性能的发挥。在分析OpenGL图形绘制命令的基础上,提出了一种适用于OpenGL的图形命令处理器架构,并设计相应的运行管理方法及性能监控策略,既保证了命令处理运行的正确性,提高图形命令运行的时效性,又为命令处理器的升级与优化指明了方向。

摘要：为降低深度数据在3D图形绘制时存储带宽的需求,提出了一种自适应的深度压缩算法,能够自适应地选择DDPCM、二维DDPCM或DO算法对数据进行压缩存储,提高了深度数据的可压缩率。试验结果表明,该算法的压缩效率比传统的DDPCM算法或DO压缩算法高10%以上,能够很好地减少深度数据的存储带宽需求。

摘要：为了提高时钟数据恢复电路(CDR)在高速多通道串行收发系统的性能,提出了一种应用于CDR电路中的新型相位插值电路,由4组差分对、4组数模转换器、公共负载电阻RL组成,通过数字滤波器输出互补的温度计码控制DAC输出电流的大小,实现对输入差分时钟的相位权重分配,从而达到128次相位插值,并利用输入级4相校正电路和输出占空比调整电路对差分信号进行整形优化。采用40 nm CMOS工艺实现,仿真结果表明插值器在工作频率1 GHz到6 GHz线性度良好,DNL最大不超过1.4 LSB,INL最大不超过1.5 LSB,已成功集成在多款SerDes电路。

摘要：为了在高速传输系统中实现宽频带和低抖动时钟输出的要求,设计了一种基于Ring-VCO结构的低抖动锁相环,采用与锁相环锁定频率强相关的环路带宽调整方法来降低环路噪声,加速环路锁定,即利用全局参考调节电路中比较器模块将锁定控制电压与参考电压比较来改变各模块电流,根据不同锁定频率调整环路参数,大大缩短了锁定时间,同时利用四级差分环形振荡器和占空比调整电路的差分对称结构,降低了电路噪声。电路采用40 nm CMOS工艺实现,测试结果表明输出频率为1.0625 GHz^5 GHz,在最高时钟频率5 GHz下眼图质量良好,时钟抖动39.6 ps。

摘要：H.264解码器解码过程中产生的宏块类型多样、数据量大,缓存复杂度大大增加,存储管理接口连接H.264解码器和外部存储,是H.264解码系统的关键模块。基于AXI总线的H.264解码器存储管理接口设计依据H.264解码器数据格式特征和AXI总线传输特点,对多路读写通路采用轮询仲裁,并以宏块对为单位存储宏块数据,减少对总线的请求次数。经仿真验证,该接口能够完成解码器和外存之间多类型、大数据量交互,满足400MHz频率下1920×1080分辨率视频解码所需要的数据传输能力。