摘要：采用常规的瑞利声表面波设计低插损、大带宽的高频声表滤波器,难以满足设计要求。该文设计了一种基于多层膜结构的漏纵波(LLSAW)的高频宽带低损耗声表面波(SAW)滤波器。确定了激发LLSAW的波导结构,建立器件的二维理论模型;研究了电极各项参数对杂散的影响,在此基础上对电极参数进行了优化设计。研究发现,将串联谐振器的反射栅对数设置为6时,可有效抑制通带内的杂散。设计了镜像T型及镜像π型LLSAW结构滤波器,并进行性能比较分析。结果表明,镜像T型结构更能抑制杂散响应,设计的镜像T型结构LLSAW滤波器的中心频率为3545 MHz,插入损耗为-1.416 dB,-3 dB带宽为274 MHz,带外抑制大于-30 dB。

摘要：电流镜输出误差主要由3个不同失配源造成:漏源电压(V_(DS)),阈值电压(V_(th)),跨导系数(β)。其中,第一项V_(DS)失配通常是由有限输出阻抗引起的确定性误差,该误差可以通过使用级联结构以及增益提升技术避免,后两项V_(th)和β失配是由工艺引起的随机性误差。为解决电流镜因工艺失配现象导致的电压电流(Voltage to Current)转换电路精度、线性度较差的问题,提出了一种动态元件匹配(Dynamic Element Match,DEM)以及修调技术(TRIM)相结合的电流镜校准方法,该方法使用TRIM技术将待校准输出电流镜支路和基准电流镜支路之间的误差电流,通过电容与MOS管转换成校准电流后反馈流入待校准输出电流镜支路完成校准,并通过DEM技术切换多条待校准输出电流镜支路完成校准的同时使输出误差平均化。本文采用SMIC 0.18μm BCD工艺对所提出的V-I转换电路进行了电路设计,仿真结果表明,V-I转换电路的输出电流的失配误差从0.12%下降到了0.03%,有效位数ENOB达到了11.2 bit,总谐波失真THD为−72.6 dB。

摘要：针对短波通信传统自动链路建立技术选频准确性低、建链效率低、资源利用率低等问题,提出一种基于短波数字信道化接收的通信探测一体化快速建链方法。利用数字信道化技术实现短波全频段并行接收。设计了通信探测一体化波形,解决建链过程中波形切换带来的时间冗余和设备兼容问题。设计了探测即建链的快速建链方案,实现复杂电磁环境下的快速稳健通联。实测结果表明,信道化结构能够增强建链系统的接收性能,建链方案相较于传统建链方案有明显优势,信道参数估计方法有较高的估计精度,验证了所提方法在真实短波信道环境的适用性。

摘要：设计了一种基于128°YX-LiNbO_(3)压电材料的双模耦合声表面波(DMS)滤波器。采用耦合模(COM)模型进行理论分析,得到DMS滤波器的二维器件模型,再采用COMSOL进行二维器件仿真分析,得到单级DMS滤波器。为了消除该DMS滤波器在其低端近阻带附近出现的肩峰,该文提出将DMS滤波器表面覆盖一层SiO_(2)薄膜,形成温度补偿结构,从而解决低端近阻带附近的肩峰。结果表明,设计的DMS滤波器的中心频率为891.0 MHz,最小插入损耗为-1.29 dB,1 dB带宽为34.0 MHz,相对带宽为3.8%,矩形系数为2.94,带外抑制约为-20 dB。

摘要：该文设计了一款温度补偿型声表面波(TC-SAW)滤波器,建立了弹性材料及压电材料温度方程,对滤波器的温度场进行仿真分析。通过在压电材料(128°YX-LiNbO3)上沉积SiO2作为温度补偿层,降低了滤波器的频率温度系数。为了解决在沉积SiO2温度补偿层后,谐振器的反谐振频率处出现杂散响应,通过增加电极厚度,降低了谐振器杂散响应对滤波器性能的影响。采用四阶级联提高滤波器的带外抑制。仿真结果表明,设计的TC-SAW滤波器中心频率为2497 MHz,频率温度系数为-9.89×10^(-6)/℃,-30~85℃工作温度范围内的带内最大插损为1.95 dB,带外抑制大于30 dB,-3 dB损耗带宽大于97 MHz。

摘要：为探究再制造设计背景下闭环供应链中制造商与再制造商的竞合策略问题,在制造商开展再制造设计的情境下,分别建立了制造商与再制造商在专利保护的竞争模式、不具专利保护的竞争模式以及合作模式下的两周期博弈模型。采用逆向归纳和数值仿真比较了3种模式下的产品价格、再制造设计水平、回收率和利润等。研究表明:再制造商只有在制造商拥有专利权时才会选择合作,否则会选择竞争;制造商无论何时都倾向于合作,且当其掌握专利权时并不会主张专利保护来抵制再制造商,而是利用专利权迫使再制造商与其合作,此时制造商也愿意提升再制造品的市场认可度;合作模式下制造商将积极开展再制造设计工作,此时再制造设计水平和制造商利润达到最高,再制造商利润也高于专利保护的竞争模式;渠道总利润在不具专利保护的竞争模式下最低,在合作模式下最高,需避免缺乏专利保护的恶性竞争,并推动协同合作来保障供应链系统稳定发展。

摘要：采用0.35μm CMOS工艺,设计了一种用于CdZnTe探测器的16通道高速前端读出电路。整体电路由16个模拟通道、偏置模块和逻辑控制模块组成,每个通道包括电荷敏感放大器、漏电流补偿电路、成形器、基线保持电路、峰值检测保持电路和时间甄别器。分析了高入射频率下主要电路模块的性能及通道的读出时序。仿真结果表明,本前端读出电路的输入能量范围为29~430 keV@1~15 fC,每个通道功耗小于1.8 mW,等效噪声电荷为87.6e^(-),最大能补偿的漏电流为50 nA,达峰时间为150 ns,通道增益为50 mV/fC,非线性小于1%,最高注入频率为500 kHz。

摘要：提出了一种用于增量型Σ-ΔADC的调制器设计的算法。该算法针对增量型Σ-ΔADC中的积分器系数进行优化,采用两步式搜索的方法,对可能的最优解组合进行多次求解与对比分析。基于该算法,设计了一种16位40 kS/s增量型Σ-ΔADC。可以对ADC电路的有效精度和输入采样速率这两个性能指标进行有效调节及优化。仿真结果表明,采用所提出的优化设计算法可以将ADC的输入采样速度由40 kS/s提升到51 kS/s,或者将ADC的ENOB由13.76 bit提高到14.72 bit,且不增加额外功耗。

摘要：为了在轻重负载条件下获得更高的转换效率,采用分段式结构和导通电阻更小的NMOS作为输入级,并采用PWM/PFM双调制方式,设计了一种Buck型DC-DC转换器。为解决PWM/PFM调制信号切换问题,采用零电流检测方式进行切换。利用断续导通模式(DCM)和连续导通模式(CCM)下端NMOS管导通时电感电压的不同,检测下端NMOS在导通时电感电压大于零的周期。当电感电压大于零的周期大于2时,则处于DCM模式并自动采用PFM调制模式,关闭一部分功率管以减小开关频率和功率管寄生电容,优化轻载效率;反之则处于CCM模式并采用PWM调制。仿真结果表明,在负载电流10~1000 mA范围内,该电路可以在两种调制模式平稳切换,在800 mA时峰值效率可提升到96%以上。

摘要：基于65 nm CMOS工艺设计了一种可用于脉冲神经网络系统的低功耗、高能效、结构紧凑的突触电路。突触电路采用开关电容电路结构,直接接收来自神经元电路的脉冲信号,根据脉冲时间依赖可塑性(STDP)学习规则调节突触权重,并实现了权重学习窗口的非对称性调节,使突触电路可以适应不同情况。仿真结果表明,突触电路耗能约为0.4 pJ/spike。