摘要：随着高性能处理器集成度、面积以及工作频率的不断增加,时钟动态功耗呈指数级增加,时钟分布不均导致跨时钟域的同步开销显著增大,这些问题逐渐成为制约处理器能效提升的瓶颈.通常处理器核的功耗占多核处理器整体功耗超过70%,而时钟功耗是处理器核功耗的主要组成部分.数字方式的系统动态调频DFS(Dynamic Frequency Scaling)降频的方法需要触发时钟中断例外重新配置时钟生成模块锁相环的相关寄存器,由此带来系统超过毫秒级等待时间开销;而模拟方式连续自适应调节AFS(Adaptive Frequency Scaling)频率变化过程中存在频率过冲响应会增加物理时序设计压力.与此同时功耗的调节降低要以高性能为前提.片上时钟分布长延时随PVT(Process Voltage Temperature)变化产生的不确定时钟相位偏差,为此物理设计增加时序冗余补偿会直接影响到处理器性能.本文提出了新的基于解耦去偏斜锁相环De-skew PLL(De-skew Phase Locked Loop)的同步间歇时钟系统,采用12 nm CMOS工艺实现了去偏斜锁相环的设计,并对整个系统进行了时序性能和时钟功耗的评估.该系统一方面可以利用去偏斜锁相环的远端时钟反馈技术实现不同时钟域之间的实时相位对齐,同时也可以抵抗反馈环内时钟分布延时随PVT的变化;另一方面可以利用新增加的解耦模块,无频率过冲地响应处理器核内产生的时钟间歇控制(时钟脉冲间断性停拍)信号降频,从而实现亚纳秒级时钟动态功耗控制.以12 nm工艺同步级联结构为例,每层时钟分布校准后同步偏差小于10 ps.使用16核LS3C5000处理器RTL在仿真加速平台上运行SPEC CPU 2000测试集来评估本方案对处理器核时钟功耗的影响,并进一步通过PTPX后仿真验证,结果表明,定点及浮点程序平均功耗节约分别大于4.5%和20.3%.

摘要：本研究针对谐振时钟网络在集成电路设计中的数字化实现,提出了一种全局时钟功耗优化(MRC)方法,简化了谐振时钟网络在数字化设计中的集成过程。当前,依赖传统仿真工具构建谐振网络的仿真周期较长,且现有谐振电路模型无法满足快速设计与数字化建库要求。本文根据谐振电路三段式电路状态提出一种折线化模型降阶方法,可快速实现对当前各类谐振电路波形的准确刻画;本文同时基于此模型给出全局功耗优化目标函数,为电路选型提供指导。与12 nm Fin-FET工艺下实际电路的Spice后仿结果进行比较,本文模型精确度在90%以上,可以准确模拟实际功耗变化趋势,基于Matlab实现的优化方案相比Spice仿真提速10^(5)倍。

摘要：针对对称多处理器(SMP)虚拟机(VM)的虚拟中央处理器(vCPU)调度延迟会降低虚拟机输入/输出(I/O)响应性的问题,本文基于设备直通提出了一种高效低延迟的中断直通方法。该方法基于硬件辅助技术,搭建了中断直通架构,并设计了中断重定向机制,将直通设备中断从被抢占的vCPU重定向至正在运行的vCPU。实验结果表明,网络往返时延平均减少了34.1%,吞吐量最高提升7.9%,Apache测试每个服务器请求所需时间平均减少了13.6%,磁盘I/O操作时延平均减少了6.7%~8.4%。实验结果证明,该方法能有效减少虚拟机虚拟CPU调度对I/O延迟的影响,提高虚拟机I/O响应性。

摘要：以东北林业大学为例,解决“信创”背景下计算机基础硬件人才培养中存在的突出问题,深化课程思政、校企协同,改革计算机系统基础硬件的相关课程教学模式、课程内容、实践方法、创新平台,增设“自主空间”平台开发知识,融入“信创+”思想,形成多维度校企融合人才培养新模式和课程方案,并以专业核心课计算机系统结构为例进行成果应用和试点运行,成效显著。

摘要：分析比较国内外智能芯片产品现状,概述智能芯片的相关软硬件技术栈,针对国内大数据与人工智能产业支撑体系尚不完善、尚未建立国产化信息处理安全保障体系的问题,提出基于国产芯片自主研发的智能大数据一体机研究与设计。解决基础设施的运维部署、海量数据存储以及时效性处理等问题,通过对比异构计算系统的分析研究,文中提出的基于国产CPU和NPU异构硬件加速的一体化计算平台具有信息安全、领域普适性强、运行效率高等特点。